一种片上系统技术方案

本申请公开了一种片上系统，片上系统包括通过系统总线连接的处理器和FPGA，其中，基于FPGA的逻辑资源实现：多个外设实时时钟；系统总线接口，连接多个外设实时时钟，并通过系统总线连接处理器，总线接口用于将处理器通过系统总线发送的外设地址信号映射成对应的外设实时时钟的寄存器地址信号，以对相应的外设实时时钟进行操作。通过上述方式，能够根据对实时时钟的功能和数量的需求进行动态的调整，提高了处理器的扩展性和易用性。

【技术实现步骤摘要】
一种片上系统
本申请涉及片上设计
，特别是涉及一种片上系统。
技术介绍
片上系统，也称系统级芯片(SystemonChip，SoC)。从狭义角度讲，它是信息系统核心的芯片集成，是将系统关键部件集成在一块芯片上；从广义角度讲，SoC是一个微小型系统。学术界一般倾向将SoC定义为将微处理器、模拟IP核、数字IP核和存储器(或片外存储控制接口)集成在单一芯片上，它通常是客户定制的，或是面向特定用途的标准产品。实时时钟，是一个独立的定时器，拥有一组连续计数的计数器，在相应软件配置下，可提供时钟、日历的功能，如果修改计数器的值，可以重新设置系统当前的时间和日期。实时时钟，内部包含一个32位的可编程计数器，用于较长时间段的测量。
技术实现思路
为解决上述问题，本申请提供了一种片上系统，能够根据对实时时钟的功能和数量的需求进行动态的调整，提高了处理器的扩展性和易用性。本申请采用的一个技术方案是：提供一种片上系统，该片上系统包括通过系统总线连接的处理器和FPGA，其中，基于FPGA的逻辑资源实现：多个外设实时时钟；系统总线接口，连接多个外设实时时钟，并通过系统总线连接处理器，系统总线接口用于将处理器通过系统总线发送的外设地址信号映射成对应的外设实时时钟的寄存器地址信号，以对相应的外设实时时钟进行操作。其中，外设实时时钟包括：内部总线接口，连接系统总线接口；控制器，连接内部总线接口，用于映射实时时钟内核的寄存器；实时时钟内核，连接控制器，用于映射实时时钟内核的寄存器到处理器的外设地址空间中对应的地址位置，以使处理器通过控制外设地址空间中对应的地址位置的寄存器，实现对实时时钟内核的操作。其中，实时时钟内核包括：寄存器模块，连接控制器，用于向控制器映射寄存器地址；控制模块，连接寄存器模块；时钟更新模块，连接寄存器模块和控制模块；同步模块，连接时钟更新模块；定时器模块，连接时钟更新模块和同步模块。其中，定时器模块为32位定时器模块。其中，寄存器模块包括数据寄存器、时钟匹配寄存器、当前时钟重载寄存器、控制寄存器、中断掩码设置和清除寄存器、原始中断状态寄存器和中断清除寄存器。其中，内部总线接口包括时钟信号端、复位信号端、片选信号端、地址信号端、使能信号端、读写控制信号端、读数据信号端和写数据信号端。其中，系统总线接口用于对处理器的外设地址空间进行译码，并在处理器中映射外设实时时钟的寄存器。其中，系统总线接口包括：地址译码单元，连接系统总线和多个外设实时时钟，用于将处理器通过系统总线发送的外设地址信号译码成对应的外设实时时钟的寄存器地址信号；片选单元，连接系统总线和多个外设实时时钟，用于根据处理器发送的片选信息对相应的外设实时时钟进行使能；数据通道，连接系统总线和多个外设实时时钟，用于处理器和多个外设实时时钟的数据交互。其中，外设实时时钟包括依次连接的内部总线接口、控制器、实时时钟内核；地址译码单元还用于分析控制器映射的实时时钟内核的寄存器的地址深度，计算处理器的外设地址空间中映射一个实时时钟内核的寄存器所需的地址空间深度；以及分析预配置的实时时钟内核数量，计算出所有实时时钟内核的寄存器一共所使用的处理器的外部设备地址空间深度。其中，处理器还用于根据地址译码单元计算的地址深度，在地址空间中分配每个实时时钟内核的地址位置，从而实现处理器通过操作地址空间的实时时钟内核的寄存器，以对实时时钟内核进行操作。本申请提供的片上系统包括通过系统总线连接的处理器和FPGA，其中，基于FPGA的逻辑资源实现：多个外设实时时钟；系统总线接口，连接多个外设实时时钟，并通过系统总线连接处理器，总线接口用于将处理器通过系统总线发送的外设地址信号映射成对应的外设实时时钟的寄存器地址信号，以对相应的外设实时时钟进行操作。通过上述方式，利用FPGA可编程的特点，对实时时钟进行设计，以作为处理器的外部设备，该设计可以根据对实时时钟的功能和数量的需求进行动态的调整，提高了处理器的扩展性和易用性，并且有助于提高设计人员的开发效率。附图说明为了更清楚地说明本申请实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。其中：图1是本申请提供的片上系统一实施例的结构示意图；图2是本申请提供的外设实时时钟一实施例的结构示意图；图3是本申请提供的实时时钟内核的结构示意图；图4是本申请提供的系统总线接口的结构示意图。具体实施方式下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述。可以理解的是，此处所描述的具体实施例仅用于解释本申请，而非对本申请的限定。另外还需要说明的是，为了便于描述，附图中仅示出了与本申请相关的部分而非全部结构。基于本申请中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。本申请中的术语“第一”、“第二”等是用于区别不同对象，而不是用于描述特定顺序。此外，术语“包括”和“具有”以及它们任何变形，意图在于覆盖不排他的包含。例如包含了一系列步骤或单元的过程、方法、系统、产品或设备没有限定于已列出的步骤或单元，而是可选地还包括没有列出的步骤或单元，或可选地还包括对于这些过程、方法、产品或设备固有的其它步骤或单元。在本文中提及“实施例”意味着，结合实施例描述的特定特征、结构或特性可以包含在本申请的至少一个实施例中。在说明书中的各个位置出现该短语并不一定均是指相同的实施例，也不是与其它实施例互斥的独立的或备选的实施例。本领域技术人员显式地和隐式地理解的是，本文所描述的实施例可以与其它实施例相结合。参阅图1，图1是本申请提供的片上系统一实施例的结构示意图，该片上系统10包括处理器11、现场可编程门阵列(Field-ProgrammableGateArray，FPGA)12以及连接处理器11和现场可编程门阵列12的系统总线13。其中，该处理器11可以是CPU(centralprocessingunit，中央处理器)，也可以是MCU(MicrocontrollerUnit，微控制单元)，这里不作限定。可选地，在本实施例中，利用现场可编程门阵列12的逻辑资源实现系统总线接口20和多个外设实时时钟30。其中，系统总线接口20通过系统总线13连接处理器11，并连接多个外设实时时钟30。其中，系统总线接口20用于将处理器通过系统总线发送的外设地址信号映射成对应的外设实时时钟的寄存器地址信号，以对相应的外设实时时钟进行操作。参阅图2，图2是本申请提供的外设实时时钟一实施例的结构示意图，该外设实时时钟30包括内部总线接口31、控制器32和实时时钟内核33。其中，内部总线接口31连接系统总线接口20；控制器32连接内部总线接口31，用于映射实时本文档来自技高网...

【技术保护点】
1.一种片上系统，其特征在于，所述片上系统包括通过系统总线连接的处理器和FPGA，其中，基于所述FPGA的逻辑资源实现：/n多个外设实时时钟；/n系统总线接口，连接所述多个外设实时时钟，并通过所述系统总线连接所述处理器，所述系统总线接口用于将所述处理器通过所述系统总线发送的外设地址信号映射成对应的所述外设实时时钟的寄存器地址信号，以对相应的所述外设实时时钟进行操作。/n

【技术特征摘要】
1.一种片上系统，其特征在于，所述片上系统包括通过系统总线连接的处理器和FPGA，其中，基于所述FPGA的逻辑资源实现：
多个外设实时时钟；
系统总线接口，连接所述多个外设实时时钟，并通过所述系统总线连接所述处理器，所述系统总线接口用于将所述处理器通过所述系统总线发送的外设地址信号映射成对应的所述外设实时时钟的寄存器地址信号，以对相应的所述外设实时时钟进行操作。


2.根据权利要求1所述的片上系统，其特征在于，
所述外设实时时钟包括：
内部总线接口，连接所述系统总线接口；
控制器，连接所述内部总线接口，用于映射所述实时时钟内核的寄存器；
实时时钟内核，连接所述控制器，用于映射所述实时时钟内核的寄存器到所述处理器的外设地址空间中对应的地址位置，以使所述处理器通过控制所述外设地址空间中对应的地址位置的寄存器，实现对所述实时时钟内核的操作。


3.根据权利要求2所述的片上系统，其特征在于，
所述实时时钟内核包括：
寄存器模块，连接所述控制器，用于向所述控制器映射寄存器地址；
控制模块，连接所述寄存器模块；
时钟更新模块，连接所述寄存器模块和所述控制模块；
同步模块，连接所述时钟更新模块；
定时器模块，连接所述时钟更新模块和所述同步模块。


4.根据权利要求3所述的片上系统，其特征在于，
所述定时器模块为32位定时器模块。


5.根据权利要求3所述的片上系统，其特征在于，
所述寄存器模块包括数据寄存器、时钟匹配寄存器、当前时钟重载寄存器、控制寄存器、中断掩码设置和清除寄存器、原始中断状态寄存器和中断清除寄存器。


6.根据...

【专利技术属性】
技术研发人员：刘锴，宋宁，崔明章，徐庆嵩，王铜铜，范召，杜金凤，
申请(专利权)人：广东高云半导体科技股份有限公司，
类型：发明
国别省市：广东;44