半导体存储器装置、控制器和存储器系统制造方法及图纸

公开了一种半导体存储器装置、控制器和存储器系统。所述半导体存储器装置包括：存储器单元阵列，包括多个存储器单元；以及纠错码(ECC)解码器，被配置为：接收从存储器单元阵列的选择的存储器单元输出的第一数据和奇偶校验数据。当半导体存储器装置的读取操作被执行时，ECC解码器基于第一数据和奇偶校验数据生成校验子，通过所述校验子生成第二数据和指示第一数据的错误的类型的解码状态标志(DSF)，并将第二数据和DSF输出至半导体存储器装置的外部的外部装置。

Semiconductor memory devices, controllers and memory systems

【技术实现步骤摘要】
半导体存储器装置、控制器和存储器系统本申请要求于2018年10月24日提交的第10-2018-0127276号韩国专利申请的优先权以及于2018年11月6日提交的第10-2018-0134888号韩国专利申请的优先权，所述韩国专利申请中的每个的公开通过整体引用包含于此。
与示例实施例一致的装置、控制器和系统涉及一种半导体存储器装置、控制器和存储器系统。
技术介绍
存储器系统可包括半导体存储器装置和控制器。通常，半导体存储器装置和控制器中的每个可执行预定的纠错码(ECC)解码操作。例如，半导体存储器装置可执行1位错误检测和1位纠错操作，并且控制器可仅执行3位错误检测操作或者仅执行1位纠错和2位错误检测操作。然而，期望控制器根据错误的类型执行不同的ECC解码操作。
技术实现思路
本专利技术构思的示例实施例在于提供一种半导体存储器装置、控制器、和存储器系统，其中，存储器系统能够根据错误的类型生成解码状态标志(DSF)，并且基于解码状态标志选择性地执行不同的纠错码解码操作。本专利技术构思的范围不限于上述目的，并且本领本文档来自技高网...

【技术保护点】
1.一种半导体存储器装置，包括：/n行解码器，被配置为：对行地址进行解码以生成字线选择信号；/n列解码器，被配置为：对列地址进行解码以生成列选择信号；/n存储器单元阵列，包括多个存储器单元，响应于字线选择信号和列选择信号，一个或多个存储器单元被选择；以及/n纠错码解码器，被配置为：接收从存储器单元阵列的选择的存储器单元输出的第一数据和奇偶校验数据并基于第一数据和所述奇偶校验数据生成校验子，并且响应于所述半导体存储器装置的读取操作被执行，通过所述校验子生成第二数据和指示第一数据的错误的类型的解码状态标志并将第二数据和解码状态标志输出至所述半导体存储器装置的外部的外部装置，/n其中，第一数据的位数...

【技术特征摘要】
20181024 KR 10-2018-0127276;20181106 KR 10-2018-011.一种半导体存储器装置，包括：
行解码器，被配置为：对行地址进行解码以生成字线选择信号；
列解码器，被配置为：对列地址进行解码以生成列选择信号；
存储器单元阵列，包括多个存储器单元，响应于字线选择信号和列选择信号，一个或多个存储器单元被选择；以及
纠错码解码器，被配置为：接收从存储器单元阵列的选择的存储器单元输出的第一数据和奇偶校验数据并基于第一数据和所述奇偶校验数据生成校验子，并且响应于所述半导体存储器装置的读取操作被执行，通过所述校验子生成第二数据和指示第一数据的错误的类型的解码状态标志并将第二数据和解码状态标志输出至所述半导体存储器装置的外部的外部装置，
其中，第一数据的位数与第二数据的位数相同。


2.根据权利要求1所述的半导体存储器装置，还包括：
纠错码编码器，被配置为：从外部装置接收第三数据以生成所述奇偶校验数据，并在所述半导体存储器装置的写入操作被执行时，将第四数据和所述奇偶校验数据输出至选择的存储器单元，
其中，第三数据的位数与第四数据的位数相同。


3.根据权利要求2所述的半导体存储器装置，其中，纠错码编码器包括：奇偶校验数据生成器，被配置为：对第一H矩阵的行向量中的每个行向量与第三数据执行异或运算，然后对异或运算的结果执行模2运算以生成所述奇偶校验数据，
其中，第一H矩阵的列向量的码具有作为非全“0”的包括“0”和/或“1”的不同的码，并且第一H矩阵的多个码之间的最小汉明距离为三。


4.根据权利要求1所述的半导体存储器装置，其中，纠错码解码器被配置为：
当所述校验子指示无错误时，输出第一数据作为第二数据，
当所述校验子指示可校正的错误时，校正“第一数据和所述奇偶校验数据”的相应的位，然后输出校正的第一数据作为第二数据，以及
当所述校验子指示无错误或可校正的错误时，生成具有第一状态的解码状态标志，当所述校验子指示不可校正的错误时，生成具有第二状态的解码状态标志。


5.根据权利要求4所述的半导体存储器装置，其中，当读取操作被执行时，第二数据被串行地输出至所述半导体存储器装置的外部，解码状态标志被串行地或与第二数据并行地输出至所述半导体存储器装置的外部。


6.根据权利要求1所述的半导体存储器装置，其中，纠错码解码器包括：
校验子生成器，被配置为：对第二H矩阵的行向量中的每个与“第一数据和奇偶校验数据”执行异或运算，然后对异或运算的结果执行模2运算以生成预定位数的校验子；
错误检测器，被配置为：使用所述校验子检测无错误、可校正的错误或不可校正的错误；
错误位置检测器，被配置为：当可校正的错误被检测到时，检测第二H矩阵的与所述校验子匹配的列向量的位置，以生成错误位置信息；
纠错器，被配置为：当可校正的错误被检测到时，基于错误位置信息校正“第一数据和奇偶校验数据”的错误；以及
解码状态标志生成器，被配置为：当无错误或可校正的错误被检测到时，生成第一状态的解码状态标志，当不可校正的错误被检测到时，生成第二状态的解码状态标志。


7.根据权利要求6所述的半导体存储器装置，其中，第二H矩阵的列向量的码具有作为非全“0”的包括“0”和/或“1”的不同的码，并且第二H矩阵的多个码之间的最小汉明距离为三。


8.根据权利要求3所述的半导体存储器装置，其中，对第一H矩阵的行向量中的每个行向量与第三数据执行异或运算的处理包括：对第一H矩阵的行向量中的每个行向量的预定位数的码与预定位数的第三数据执行异或运算。


9.根据权利要求3所述的半导体存储器装置，其中，第一H矩阵的任何两个行向量的码之间的最小汉明距离为三。


10.根据权利要求7所述的半导体存储器装置，其中，第二H矩阵的任何两个行向量的码之间的最小汉明距离为三。


11.一种控制器，包括：
纠错码解码器，被配置为：
响应于从所述控制器的外部的外部装置施加并指示第一数据的错误的类型的解码状态标志，对从外部装置施加的第一数据执行从多个纠错码解码操作之中选择的纠错码解码操作，以及
通过执行选择的纠错码解码操作来生成第二数据和错误信号，
其中，第一数据和解码状态标志从所述控制器的外部被提供，以及
其中，第一数据的位数与第二数据的位数不同。


12.根据权利要求11所述的控制器，其中，纠错码解码器包括：
第一纠错码解码单元，被配置为：响应于第一状态的解码状态标志，执行第一纠错码解码操作；以及
第二纠错码解码单元，被配置为：响应于第二状态的解码状态标志，执行第二纠错码解码操作，
其中，第一纠错码解码操作是错误检测操作，以及
其中，第二纠错码解码操作是纠错和错误检测操作。


13.根据权利要求12所述的控制器，其中，第一纠错码解码单元被配置为：接收第一数据以生成第一预定位数的第一校验子，并检测第一校验子指示无错误还是3位或更少的错误，
其中，第二纠错码解码单元被配置为：接收第一数据以生成第一预定位数的第二校验子，并检测第二校验子指示无错误还是2位或更少的错误，
其中，当第二校验子指示无错误时，第二纠错码解码单元发送包括在第一数据中的除了具有预定位数的奇偶校验数据之外的数据，以及
其中，当第二校验子指示2...

【专利技术属性】
技术研发人员：李明奎，孔骏镇，李起准，赵诚慧，金大贤，朱容奎，
申请(专利权)人：三星电子株式会社，
类型：发明
国别省市：韩国;KR