一种基于FPGA的宽带异相功放发射系统技术方案

本发明专利技术公开了一种基于FPGA的宽带异相功放发射系统，该发射系统包括FPGA异相信号生成部分及异相E类功率放大部分；其中FPGA异相信号生成部分包括异相分解模块、线性数字插值相位调制模块、单比特量化器及高速并串转换器；异相E类功率放大部分由E类功放和异相功率叠加部分融合设计，本发明专利技术的技术实现，使射频前端数字化，集成化，发射频率灵活可控，降低了发射机的实现难度，还提高了高峰均比信号的发射效率。

A wide-band heterogeneous power amplifier transmitting system based on FPGA

【技术实现步骤摘要】
一种基于FPGA的宽带异相功放发射系统
本专利技术涉及无线通信
，具体涉及一种基于FPGA的宽带异相功放发射系统。
技术介绍
传统的数字异相发射系统在相位调制上都采用抽样保持的方法，这样对于宽带信号保证线性度的同时对采样率要求非常高，对于硬件的要求就更高。所以如何调制降低对采样率的要求已成为提高发射机高效率及线性化技术的研究热点。同时传统异相放大系统采用B类功率放大器和Chreix功率合成器，B类功率放大器的效率理论值最大为75％，与开关类功放相比效率还是比较低的；而且Chreix功率合成器仅仅在单个频点具有补偿作用，同时其实现方法复杂，对于具有一定带宽的现代通信来说已经不能满足。因此急需研究出一种新的数字调制方式的宽带异相功放发射系统，满足现代通信系统对数字化，集成化需求，提高系统的效率、功率和线性度。
技术实现思路
为了克服现有技术存在的缺陷与不足，本专利技术提供一种基于FPGA的宽带异相功放发射系统，满足当前无线通信中对数字化宽带多频多模发射系统的需求。本专利技术采用如下技术方案：一种基于FPGA的宽带异相功放发射系统，包括FPGA异相信号生成部分及异相E类功率放大部分；所述FPGA异相信号生成部分包括依次连接的异相分解模块、线性数字插值相位调制模块、单比特量化器及高速并串转换器；所述异相E类功率放大部分包括异相E类功率放大器，所述基带信号输入异相分解模块，所述高速并串转换器的输出信号与异相E类功率放大器的输入端连接，所述异相E类功率放大器输出射频发射信号。所述异相分解模块包括幅相分离器、异相角转换器、寄存器、加法器及减法器，所述幅相分离器的输出端分别与异相角转换器的输入端及寄存器的输入端连接，所述异相角转换器的输出端及寄存器的输出端与加法器的输入端连接，所述寄存器的输出端与异相角转换器的输出端与减法器的输入端连接，加法器的输出端及减法器的输出端分别与线性数字插值相位调制模块连接：对归一化后的基带信号进行计算得到幅度信号和相位角信号的幅相分离器；将幅度信号进行归一化处理后，转化为对应的异相角的异相角转换器；用于存储幅相分离器产生的相位角信号的寄存器；用于相位角与异相角相加的加法器；用于相位角与异相角相减的减法器。所述异相E类功率放大器包括两路宽带输入匹配电路，两路E类放大器、异相功率叠加网络及阻抗变换电路，所述两路宽带输入匹配电路分别与两路E类放大器连接，所述两路E类放大器分别与异相功率叠加网络的一端连接，所述异相功率叠加网络的另一端与阻抗变换电路连接。所述异相功率叠加网络为三端口网络。所述三端口网络由两个二端口网络任意级联得到。所述二端口网络由T型网络或Π型网络实现。所述T型网络和Π型网络中的微带分布参数是根据最佳负载阻抗和回退负载阻抗计算得到。所述线性数字插值相位调制模块，具体是：计算数字变频后两路异相信号相位角，对每一路调制后的异相信号相位角做线性数字插值，在两个相位采样点之间线性插入N-1个相位点，对N个相位点做并行幅度计算。本专利技术的有益效果：本专利技术与传统模拟发射极相比，降低了发射机的实现难度，便于推广；本专利技术引入线性数字插值相位调制提高信号的线性度；本专利技术引入异相功率叠加网络，提高了高峰均比信号的发射效率。附图说明图1是本专利技术的结构示意图；图2是图1的具体实现结构示意图；图3是本专利技术的异相E类功率放大器的结构示意图。具体实施方式下面结合实施例及附图，对本专利技术作进一步地详细说明，但本专利技术的实施方式不限于此。实施例如图1所示，一种基于FPGA的宽带异相功放发射系统，包括FPGA异相信号生成部分10及异相E类功率放大部分。所述FPGA异相信号生成部分在赛灵思公司的XCVU095芯片上使用Verilog语言编程实现，包括依次连接的异相分解模块11、线性数字插值相位调制模块12、单比特量化器13及高速并串转换器14；异相分解模块，用于对归一化矢量离散信号进行异相分离并产生两路离散异相相位信号；线性数字插值相位调制模块，用于将所述离散的异相相位信号进行线性插值，线性插值后得到的相位信号并行相位调制；单比特量化器，用于所述的量化线性数字插值并行相位调制后的信号，输出并行数字调制信号；高速并串转换器，用于将并行信号转换为串行信号，同时实现数字域到模拟域的信号转换。进一步的，如图2所示，所述异相分解模块，包括：异相分解模块包括幅相分离器、异相角转换器、寄存器、加法器及减法器，所述幅相分离器的输出端分别与异相角转换器的输入端及寄存器的输入端连接，所述异相角转换器的输出端及寄存器的输出端与加法器的输入端连接，所述寄存器的输出端与异相角转换器的输出端与减法器的输入端连接，加法器的输出端及减法器的输出端分别与线性数字插值相位调制模块连接：幅相分离器111：对归一化后的基带信号进行计算得到幅度信号和相位角信号；异相角转换器112：将幅度信号进行归一化处理后，转化为对应的异相角；寄存器113：用于存储幅相分离器产生的相位角信号；加法器114：用于相位角与异相角相加，输出所述两路异相信号的其中一路信号相位角；减法器115：用于相位角与异相角相减，输出所述两路异相信号的另一路信号相位角。进一步的，所述线性数字插值相位调制模块121，具体是先计算数字变频后两路异相信号相位角，对每一路调制后的异相信号相位角做线性数字插值，在两个相位采样点之间线性插入N-1个相位点，对N个相位点做并行幅度计算。进一步的，所述单比特量化器具体是N路单比特量化器131，对多比特异相信号进行量化转换为单比特信号，将多比特信号的符号位作为判决门限量化，输出单比特数字调制信号。所述高速并串转换器141具体使用FPGA上的seders模块实现，将多路并行的数字调制信号转换为串行数字调制信号，并从数字域转换为模拟域，输出两路恒包络异相信号。高速并串转换器的发射比特率是采样率的N倍关系。如图2所示，其中幅相分离器使用笛卡尔坐标系到极坐标系转换算法输出基带信号的幅度an和相位在此之前先对输入的基带信号归一化。幅度信息通过异相角转换器为异相信号与原始信号的夹角即异相角，异相角转换在FPGA中采用查找表的方法实现，查找表建立关系为异相角其中A为归一化幅度最大值。通过查找表获得异相角时会产生时延，需要通过异相寄存器为保证异相角θn与时延一致。θn与同时经过加法器和减法器得到两路异相信号相位和线性数字插值相位调制，其对输入信号进行线性数字插值和相位调制，输出32路并行的插值调制信号。其中线性数字插值关系满足式(1)(2)(3)：Δσn＝σn-σn-1(2)其中fc为载波频率，Fs为采样频率。相位调制输出信号满足式(4)：Sn,k＝cos(σn,k),k＝0,...,31(4)本文档来自技高网...

【技术保护点】
1.一种基于FPGA的宽带异相功放发射系统，其特征在于，包括FPGA异相信号生成部分及异相E类功率放大部分；/n所述FPGA异相信号生成部分包括依次连接的异相分解模块、线性数字插值相位调制模块、单比特量化器及高速并串转换器；/n所述异相E类功率放大部分包括异相E类功率放大器，所述基带信号输入异相分解模块，所述高速并串转换器的输出信号与异相E类功率放大器的输入端连接，所述异相E类功率放大器输出射频发射信号。/n

【技术特征摘要】
1.一种基于FPGA的宽带异相功放发射系统，其特征在于，包括FPGA异相信号生成部分及异相E类功率放大部分；
所述FPGA异相信号生成部分包括依次连接的异相分解模块、线性数字插值相位调制模块、单比特量化器及高速并串转换器；
所述异相E类功率放大部分包括异相E类功率放大器，所述基带信号输入异相分解模块，所述高速并串转换器的输出信号与异相E类功率放大器的输入端连接，所述异相E类功率放大器输出射频发射信号。


2.根据权利要求1所述的宽带异相功放发射系统，其特征在于，所述异相分解模块包括幅相分离器、异相角转换器、寄存器、加法器及减法器，所述幅相分离器的输出端分别与异相角转换器的输入端及寄存器的输入端连接，所述异相角转换器的输出端及寄存器的输出端与加法器的输入端连接，所述寄存器的输出端与异相角转换器的输出端与减法器的输入端连接，加法器的输出端及减法器的输出端分别与线性数字插值相位调制模块连接：
幅相分离器，用于对归一化后的基带信号进行计算得到幅度信号和相位角信号；
异相角转换器，用于将幅度信号进行归一化处理后，转化为对应的异相角；
寄存器，用于存储幅相分离器产生的相位角信号；
加法器，用于相位角与异相角相加；
减法器，用于相位角与异相角相减。

【专利技术属性】
技术研发人员：章秀银，孔志华，陈航，徐金旭，
申请(专利权)人：华南理工大学，
类型：发明
国别省市：广东;44