导电过孔及金属线端制造及由其所得的结构制造技术

描述了导电过孔和金属线端制造。在示例中，一种互连结构包括在硬掩模层上的第一层间电介质(ILD)，其中，ILD包括第一ILD开口和第二ILD开口。互连结构还包括ILD层上的蚀刻停止层(ESL)，其中，ESL包括与第一ILD开口对准以形成第一过孔开口的第一ESL开口，并且其中，ESL层包括与第二ILD开口对准的第二ESL开口。互连结构还包括第一过孔开口中的第一过孔；第一ESL上的第二ILD层；第二ILD层中的金属线，其中，金属线与第一过孔接触，并且其中，金属线包括第一金属开口，并且其中，金属线包括与第二ILD开口和第二ESL开口对准以形成第二过孔开口的第二金属开口。互连结构还包括第一金属开口中的金属线端，并进一步包括金属线中的第二过孔，其中，第二过孔在第二过孔开口中。

Manufacturing of conducting vias and wire ends and the structure obtained therefrom

【技术实现步骤摘要】
【国外来华专利技术】导电过孔及金属线端制造及由其所得的结构
本公开内容的实施例属于半导体结构和处理领域，尤其是导电过孔和金属线端制造以及所得结构。
技术介绍
过去几十年来，集成电路中特征的缩小是日益增长的半导体工业背后的驱动力。到越来越小的特征的缩小实现了功能单元在半导体芯片的有限基板面上的增大的密度。例如，收缩晶体管尺寸允许在芯片上包含增大数量的存储或逻辑器件，导致制造出具有增大容量的产品。但对于更大容量的追求并非没有问题。优化每一个器件的性能的必要性变得日益显著。集成电路通常包括导电的微电子结构，它们在本领域中称为过孔，用以将过孔上方的金属线或其他互连电连接到过孔下方的金属线或其他互连。集成电路还可以包括金属之间的非导电空间或间断，这在本领域中称为金属线端。过孔和金属线端通常通过光刻工艺形成。有代表性地，例如，关于过孔，可以将光致抗蚀剂层旋涂在电介质层上，可以使光致抗蚀剂层通过图案化的掩模曝光于图案化的光化辐射，随后可以显影曝光的层以便在光致抗蚀剂层中形成开口。接下来，可以通过将光致抗蚀剂层中的开口用作蚀刻掩模在电介质层中蚀刻用于过孔的开口。这个开口被称为过孔开口。最后，可以用一种或多种金属或其他导电材料填充过孔开口以形成过孔。附图说明通过以下结合附图的具体描述，将容易理解实施例。为了便于本描述，相同的附图标记表示相似的结构元件。在附图的图中，通过示例而非限制的方式示出了实施例。图1A、1B、1C、1D、1E、1F、1G、1H、II、1J、1K、1L、1M和1N示出了根据本公开内容的实施例的互连结构层的各部分的截面图，其表示涉及用于后段制程(BEOL)互连制造的导电过孔和金属线端形成的工艺中的各种操作。图2示出了根据本公开内容的实施例的互连结构。图3示出了根据本公开内容的另一实施例的具有用于BEOL互连制造的导电过孔和金属线端形成的集成电路。图4示出了根据本公开内容的实施例的一种实施方式的计算设备。图5示出了实现本公开内容的一个或多个实施例的中介层。具体实施方式在过去，逐步减小了过孔的尺寸和间隔，预计将来过孔的尺寸和间隔至少对于一些类型的集成电路(例如高级微处理器、芯片组部件、图形芯片等)会继续逐步减小。过孔尺寸的一个度量是过孔开口的临界尺寸。过孔间隔的一个测量是过孔间距。过孔间距表示在最接近的相邻过孔之间的中心到中心距离。当借助这种光刻工艺以极小的间距图案化极小的过孔时，自身会存在几个难题，尤其是当间距约为70-90纳米(nm)或更小时和/或当过孔开口的临界尺寸约为35nm或更小时。一个此类难题是在过孔与上覆互连之间的重叠和在过孔与下方连接盘互连之间的重叠通常需要被控制为过孔间距四分之一数量级的高容限。由于过孔间距随时间不断缩小，重叠容限往往以甚至大于光刻设备能够跟得上的速度随之一起缩小。另一个此类难题是过孔开口的临界尺寸通常往往比光刻扫描器的分辨能力更快地缩小。存在用以缩小过孔开口的临界尺寸的缩小技术。但缩小量往往受到最小过孔间距的限制，以及缩小工艺的能力的限制，以便足够光学临近效应修正(OPC)中性，且不显著损害线宽度粗糙度(LWR)和/或临界尺寸均匀性(CDU)。再另一个此类难题是光致抗蚀剂的LWR和/或CDU特性通常需要随着过孔开口的临界尺寸减小而改进，以便保持临界尺寸预算的相同总体比例。但当前，大多数光致抗蚀剂的LWR和/或CDU特性的改进不如过孔开口的临界尺寸减小得快。另一个此类难题是极小的过孔间距通常往往低于甚至极紫外(EUV)光刻扫描器的分辨能力。结果，通常会使用几个不同光刻掩模，这往往增大了成本。在某个点，如果间距继续减小，即使借助多个掩模也不可能使用EUV扫描器为这些极小的间距打印过孔开口。另一个此类难题与边缘放置错误有关。互连结构通常需要关键层之间的单个蚀刻停止层。在图案化工艺中，从上方的层对过孔进行蚀刻通常需要穿过蚀刻停止层以落在过孔下方的金属上。由缩小引入的光刻限制(例如，分辨率和对准)可能导致过孔图案太大，并且可能不合需要地落在两条相邻的金属线上，这可以称为边缘放置错误。因而，在用于制造导电过孔和金属线端的后端金属化制造
需要改进。描述了导电过孔和金属线端制造以及所得结构。在以下描述中，阐述了许多具体细节，例如具体的集成和材料方案，以便提供对本公开内容的实施例的透彻理解。对于本领域技术人员将显而易见的是，可以在没有这些具体细节的情况下实践本公开内容的实施例。在其他情况下，为了避免不必要地使本公开内容的实施例难以理解，没有详细描述诸如集成电路设计布局之类的公知的特征。此外，应当理解，附图中示出的各种实施例是说明性表示，并且不一定按比例绘制。某些术语也可以在下面的描述中仅出于参考的目的而使用，因此不旨在进行限制。例如，诸如“上”、“下”、“上方”和“下方”和“之下”的术语是指附图中所参考的方向。诸如“前”、“后”、“顶”、“底”、“后部”和“侧面”的术语描述了部件在一致但任意的参照系内的取向和/或位置，通过参考描述所讨论的部件的文本和相关附图使其明确。这样的术语可以包括以上具体提到的词语、其派生词以及类似含义的词语。一个或多个实施例涉及导电过孔和金属线端制造。如下面更详细描述的，结合交替的下层，可以使用针孔灰化图案化工艺来图案化单个镶嵌栅极过孔、金属线端和双镶嵌扩散过孔，其也可以是称为沟槽过孔。根据定义，导电过孔或过孔落在前一层金属图案上，而金属线端或线端在金属线中形成非导电空间。在此情况下，由于放松了对光刻设备的限制，因此本文描述的实施例实现了更鲁棒的互连制造方案。这种互连制造方案可用于节省大量对准/曝光，并且可用于减少总的过程操作和处理时间，要不然就需要它们来使用常规方法图案化此类部件，例如，包括交替的下层的图案化以及金属线、过孔和线端的分别形成。其他益处可以包括提高良率，或防止由于例如边缘放置错误而导致短路到错误的线路。图1A-1N示出了根据本公开内容的实施例的集成电路层的各部分的截面图，其表示涉及用于BEOL互连制造的导电过孔和金属线端形成的工艺中的各种操作。在所描述的操作的图示中，对于一些操作，可以在左侧示出图示了交叉栅格的俯视图，在右侧上部示出正面截面图，而在右侧下部示出侧面截面图。这些视图在本文中可以称为俯视图和截面图。另外，图可以包括一个或多个元素，其在一幅图中具有附图标记，但在随后的图中可能不会重复，在这种情况下，先前的附图标记适用于不包括先前所示的附图标记的图中该元素的任何后续实例。参考图1A，形成包括第一交叉栅格结构102的互连结构100作为用于制造导电过孔和金属线端的起点。第一交叉栅格结构102可以包括在第一膜叠层110上的第一牺牲交叉栅格104。第一牺牲交叉栅格104可以包括第一交叉栅格材料106，例如但不限于金属，例如但不限于铝、钛、锆或钽；各种氧化物、氮化物或碳化物，例如但不限于氧化铝、氧化钛、氧化锆、氧化钽、氮化钛、氮化钽、氮化硅、碳化硅或二氧化硅；或半导体，例如但不限于非晶硅。例如，可以至少部分地基于蚀刻选择性来选本文档来自技高网...

【技术保护点】
1.一种互连结构，包括：/n硬掩模层上的第一层间电介质(ILD)，其中，所述ILD包括第一ILD开口和第二ILD开口；/n所述ILD层上的蚀刻停止层(ESL)，其中，所述ESL包括与所述第一ILD开口对准以形成第一过孔开口的第一ESL开口，并且其中，所述ESL层包括与所述第二ILD开口对准的第二ESL开口；/n所述第一过孔开口中的第一过孔；/n所述第一ESL上的第二ILD层；/n所述第二ILD层中的金属线，其中，所述金属线与所述第一过孔接触，并且其中，所述金属线包括第一金属开口，并且其中，所述金属线包括与所述第二ILD开口和所述ESL开口对准以形成第二过孔开口的第二金属开口；/n所述第一金属开口中的金属线端；以及/n所述金属线中的第二过孔，其中，所述第二过孔在所述第二过孔开口中。/n

【技术特征摘要】
【国外来华专利技术】1.一种互连结构，包括：
硬掩模层上的第一层间电介质(ILD)，其中，所述ILD包括第一ILD开口和第二ILD开口；
所述ILD层上的蚀刻停止层(ESL)，其中，所述ESL包括与所述第一ILD开口对准以形成第一过孔开口的第一ESL开口，并且其中，所述ESL层包括与所述第二ILD开口对准的第二ESL开口；
所述第一过孔开口中的第一过孔；
所述第一ESL上的第二ILD层；
所述第二ILD层中的金属线，其中，所述金属线与所述第一过孔接触，并且其中，所述金属线包括第一金属开口，并且其中，所述金属线包括与所述第二ILD开口和所述ESL开口对准以形成第二过孔开口的第二金属开口；
所述第一金属开口中的金属线端；以及
所述金属线中的第二过孔，其中，所述第二过孔在所述第二过孔开口中。


2.根据权利要求1所述的互连结构，其中，所述第一过孔是栅极过孔，并且其中，所述第二过孔是扩散过孔。


3.根据权利要求1所述的互连结构，其中，所述第一ILD层包括第一电介质材料，并且所述第二ILD层包括第二电介质材料。


4.根据权利要求3所述的互连结构，其中，所述第一ILD层和所述第二ILD层包括相同的电介质材料。


5.根据权利要求1所述的互连结构，其中，所述第二ILD层和所述金属线端包括相同的电介质材料。


6.根据权利要求1所述的互连结构，其中，所述硬掩模层包括与第二材料相邻的第一材料，其中，如果蚀刻所述第二材料，则所述第一材料能够保留。


7.根据权利要求6所述的互连结构，还包括：
半导体器件，其中，所述半导体器件包括，
半导体衬底；
所述半导体衬底上的栅极触点，其中，所述第一过孔是通过去除所述硬掩模层中的所述第一材料的一部分而与所述栅极触点接触的栅极过孔；以及
所述半导体衬底上的扩散触点，其中，所述第二过孔是通过去除所述硬掩模层中的所述第二材料的一部分而与所述扩散触点接触的扩散过孔。


8.一种制造用于集成电路的互连结构的方法，所述方法包括：
在第一膜叠层上形成包括第一牺牲交叉栅格的第一交叉栅格结构，其中，所述第一牺牲交叉栅格结构包括多个潜在栅极过孔位置，所述潜在栅极过孔位置包括栅极过孔占位材料，并且其中，所述潜在栅极过孔位置的子集是激活的栅极过孔位置，所述激活的栅极过孔位置包括已经从其去除了所述栅极过孔占位材料的栅极过孔开口；
从所述激活的栅极过孔位置的底部直到栅极触点去除第一膜叠层材料；
用第一导电材料填充所述激活的栅极过孔位置以形成栅极过孔；
去除所述第一牺牲交叉栅格，以暴露所述第一膜叠层的第一ILD层的表面和所述第一ILD层中的所述栅极过孔的表面，其中，去除所述第一牺牲交叉栅格包括去除所述第一膜叠层在所述第一ILD层上方的剩余部分；
在所述第一ILD层的表面上形成第二交叉栅格结构，所述第二交叉栅格结构包括在第二膜叠层上的第二牺牲交叉栅格，其中，所述第二牺牲交叉栅格包括第一部分、第二部分和包括插塞占位材料的多个潜在插塞位置，并且其中，所述潜在插塞位置的子集是激活的插塞位置，所述激活的插塞位置包括已经从其去除了所述插塞占位材料的插塞开口；
用插塞占位材料填充所述激活的插塞位置以形成插塞；
去除所述第二牺牲交叉栅格的第二部分，以在所述第二牺牲交叉栅格的第一部分中在所述插塞下方形成金属线端，其中，所述金属线端包括所述第二膜叠层的ILD层的ILD材料，并进一步在所述第二膜叠层的蚀刻停止层(ESL)的表面上形成ILD线，并且其中，所述ILD线包括ILD材料；
在所述ESL上形成包括第三牺牲交叉栅格的第三交叉栅格结构，其中，所述第三牺牲交叉栅格包括多个潜在扩散过孔位置，所述潜在扩散过孔位置包括扩散过孔占位材料，并且其中，所述潜在扩散过孔位置的子集是激活的扩散过孔位置，所述激活的扩散过孔位置包括已经从其去除了所述扩散过孔占位材料的开口；
从所述激活的扩散过孔位置的底部直到所述第一膜叠层中的硬掩模层中的扩散过孔引导部分去除ESL材料和第一ILD材料；
去除所述第三牺牲交叉栅格，以在所述ESL的表面上的所述ILD线之间形成沟槽；
去除所述扩散过孔引导部分；
用第二导电材料填充所述激活的扩散过孔位置以形成扩散过孔；
用所述第二导电材料填充所述沟槽以形成金属线，其中，所述栅极过孔的表面与所述金属线接触；以及
去除所述第二膜叠层的牺牲层的牺牲材料，以暴露所述金属线、所述ILD线、所述金属线端和所述扩散过孔的表面，并且其中，去除所述第二膜叠层的牺牲层的牺牲材料包括去除所...

【专利技术属性】
技术研发人员：C·H·华莱士，R·帕特尔，H·朴，M·K·哈兰，D·巴苏，C·W·沃德，R·A·布雷恩，
申请(专利权)人：英特尔公司，
类型：发明
国别省市：美国;US