【技术实现步骤摘要】
一种超高速逐次逼近型模数转换器
本专利技术属于数模混合集成电路设计
，具体涉及一种超高速逐次逼近型模数转换器。
技术介绍
随着通信系统的迅猛发展和嵌入式系统的广泛应用，对模拟和数字部分的接口电路模数转换器(ADC)和数模转换器(DCA)的研究也越来越受重视。各种应用系统要求ADC具有高采样率，高精准度和宽动态范围。随着CMOS器件特征尺寸的不断缩小，器件的二级效应带来的影响越加显著，电源电压不断降低，设计诸如运算放大器一类的模拟单元随之越来越大。SARADC由于只需要数字控制逻辑电路、数模转换器和比较器，而不需要运放等设计难度较大的电路单元，在业界得到了广泛运用。在常见的ADC转换结构中，逐次逼近型模数转换器(SARADC)是中等至高等分辨率应用的首选结构，SARADC具有功耗低、中等采样率和分辨率、便于集成等特点，从而被广泛应用于工业控制、数字电视和数据/信号采样等系统中。现有的逐次逼近型模数转换器通常包括电压比较器以及与电压比较器输出端电连接的逐次逼近寄存器；电压比较器包括前置放大器和锁存器，逐次逼近寄存器...
【技术保护点】
1.一种超高速逐次逼近型模数转换器，其特征在于，包括采样开关模块(101)、电容DAC模块(102)、比较器模块(103)、异步时钟产生模块(104)和SAR逻辑控制模块(105)，其中，/n所述采样开关模块(101)连接所述电容DAC模块(102)，用于对第一输入信号和第二输入信号进行采样传输至所述电容DAC模块(102)；/n所述电容DAC模块(102)连接所述比较器模块(103)，用于对所述第一输入信号和所述第二输入信号进行存储、保持和再分配；/n所述比较器模块(103)连接所述异步时钟产生模块(104)和所述SAR逻辑控制模块(105)，用于对经所述电容DAC模块(...
【技术特征摘要】
1.一种超高速逐次逼近型模数转换器，其特征在于，包括采样开关模块(101)、电容DAC模块(102)、比较器模块(103)、异步时钟产生模块(104)和SAR逻辑控制模块(105)，其中，
所述采样开关模块(101)连接所述电容DAC模块(102)，用于对第一输入信号和第二输入信号进行采样传输至所述电容DAC模块(102)；
所述电容DAC模块(102)连接所述比较器模块(103)，用于对所述第一输入信号和所述第二输入信号进行存储、保持和再分配；
所述比较器模块(103)连接所述异步时钟产生模块(104)和所述SAR逻辑控制模块(105)，用于对经所述电容DAC模块(102)再分配的信号进行比较，获取比较结果；
所述异步时钟产生模块(104)用于根据所述比较结果控制所述比较器模块(103)的工作和复位；
所述SAR逻辑控制模块(105)连接所述电容DAC模块(102)，用于根据所述比较结果控制所述电容DAC模块(102)产生所述比较器模块(103)所需的参考电平，并输出最终的模数转换信号。
2.根据权利要求1所述的超高速逐次逼近型模数转换器，其特征在于，所述采样开关模块(101)包括第一采样开关单元(1011)和第二采样开关单元(1012)，其中，所述第一采样开关单元(1011)和所述第二采样开关单元(1012)均连接至所述电容DAC模块(102)；所述第一采样开关单元(1011)用于采集所述第一模拟信号(Vip)，所述第二采样开关单元(1012)用于输入第二模拟信号(Vin)。
3.根据权利要求2所述的超高速逐次逼近型模数转换器，其特征在于，所述第一采样开关单元(1011)包括第一PMOS管(PM1)、第二PMOS管(PM2)、第三PMOS管(PM3)、第四PMOS管(PM4)、第一NMOS管(NM1)、第二NMOS管(NM2)、第三NMOS管(NM3)、第四NMOS管(NM4)、第五NMOS管(NM5)、第六NMOS管(NM6)、第七NMOS管(NM7)、第八NMOS管(NM8)和第一电容(C1)，其中，
所述第一PMOS管(PM1)的源极、第二PMOS管(PM2)的源极、第三PMOS管(PM3)的源极和第一NMOS管(NM1)均连接电源端(VDD)；所述第一PMOS管(PM1)的栅极、第二PMOS管(PM2)的栅极、所述第二NMOS管(NM2)的栅极和所述第三NMOS管(NM3)的栅极均输入时钟信号(Clk)；所述第一PMOS管(PM1)的漏极、所述第二NMOS管(NM2)的漏极和第四NMOS管(NM4)的栅极均输入所述时钟信号(Clk)的反向时钟信号(Clkb)；所述第二NMOS管(NM2)的源极和所述第四NMOS管(NM4)的源极均连接接地端(GND)；
所述第二PMOS管(PM2)的漏极分别连接所述第三NMOS管(NM3)的漏极、所述第四PMOS管(PM4)的栅极以及所述第五NMOS管(NM5)的漏极；
所述第一电容(C1)的一端同时连接所述第三PMOS管(PM3)的漏极和所述第四PMOS管(PM4)的源极，另一端同时连接所述第三NMOS管(NM3)的源极、所述第四NMOS管(NM4)的漏极、所述第五NMOS管(NM5)的源极和所述第六NMOS管(NM6)的漏极；
所述第三PMOS管(PM3)的栅极连接所述第四PMOS管(PM4)的漏极和所述第一NMOS管(NM1)的漏极，所述第一NMOS管(NM1)的源极输入所述时钟信号(Clk)；
所述第五NMOS管(NM5)的栅极、所述第六NMOS管(NM6)的栅极、所述第七NMOS管(NM7)的栅极和所述第八NMOS管(NM8)的栅极均连接所述第一NMOS管(NM1)的漏极，且所述第六NMOS管(NM6)的源极、所述第七NMOS管(NM7)的源极和所述第八NMOS管(NM8)的源极均连接第一信号输入端以输入所述第一模拟信号(Vip)；所述第七NMOS管(NM7)的漏极和所述第八NMOS管(NM8)的漏极分别作为第一信号输出端和第二信号输出端均连接至所述电容DAC模块(102)。
4.根据权利要求2所述的超高速逐次逼近型模数转换器，其特征在于，所述电容DAC模块(102)包括第一电容阵列单元(DAC1)和第二电容阵列单元(DAC2)，其中，
所述第一电容阵列单元(DAC1)包括第一电容阵列(DACP1)和第二电容阵列(DACN1)，所述第二电容阵列单元(DAC2)包括第三电容阵列(DACP2)和第四电容阵列(DACN2)；
所述第一电容阵列(DACP1)和所述第三电容阵列(DACP2)连接所述第一采样开关单元(1011)的输出端，所述第二电容阵列(DACN1)和所述第四电容阵列(DACN2)连接所述第二采样开关单元(1012)的输出端。
5.根据权利要求4所述的超高速逐次逼近型模数转换器，其特征在于，所述比较器模块(103)包括第一比较器单元(COM1)、第二比较器单元(COM2)和第三比较器单元(COM3)，其中，
所述第一比较器单元(COM1)的正输入端连接所述第一电容阵列(DACP1)，负输入端连接所述第二电容阵列(DACN1)；
所述第二比较器单元(COM2)的正输入端连接所述第三电容阵列(DACP2)，负输入端连接所述第二电容阵列(DACN1)；
所述第三比较器单元(COM3)的正输入端连接所述第三电容阵列(DACP2)，负输入端连接所述第四电容阵列(DACN2)；
所述第一比较器单元(COM1)、所述第二比较器单元(COM2)和所述第三比较器单元(COM3)的输出端均连接至所述异步时钟产生模块(104)和所述SAR逻辑控制模块(105)。
6.根据权利要求5所述的超高速逐次逼近型模数转换器，其特征在于，所述第一比较器单元(COM1)包括相互连接的预放大级电路和锁存级电路，所述预放大级电路包括第五PMOS管(PM5)、第六PMOS管(PM6)、第七PMOS管(PM7)、第九NMOS管(NM9)、第十NMOS管(NM10)、第十一NMOS管(NM11)、第十二NMOS管(NM12)、第二电容(C2)、第三电容(C3)、第一开关(K1)和第二开关(K2)，其中，
所述第五PMOS管(PM5)的源极连接电源端(VDD)，栅极连接所述异步时钟产生模块(104)，漏极同时连接所述第六PMOS管(PM6)的源极、所述第九NMOS管(NM9)的漏极、所述第十NMOS管(NM10)的漏极和所述第七PMOS管(PM7)的源极；
所述第六PMOS管(PM6)的栅极和所述第十NMOS管(NM10)的栅极连接至所述第一电容阵列(DACP1)，所述第九NMOS管(NM9)的栅极和所述第七PMOS管(PM7)的栅极连接至所述第二电容阵列(DACN1)；
所述第六PMOS管(PM6)的漏极和所述第九NMOS管(NM9)的源极连接至所述第十一NMOS管(NM11)的漏极；所述第七PMOS管(PM7)的漏极和所述第十NMOS管(NM10)的源极连接至所述第十二NMOS管(NM12)的漏极；所述第十一NMOS管(NM11...
【专利技术属性】
技术研发人员：丁瑞雪，张兴旺，党力，刘术彬，林汉超，朱樟明，杨银堂，
申请(专利权)人：西安电子科技大学，
类型：发明
国别省市：陕西;61
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