一种抑制采样开关漏电流的方法及采样开关技术

本发明专利技术公开了一种抑制采样开关漏电流的方法及采样开关，通过在采样开关进入采样阶段时控制第一MOS开关管和第二MOS开关管的栅漏电压差保持不变，可以使开关管的导通电阻不随输入信号电压的变化而变化；通过在采样开关进入保持阶段时控制第二MOS开关管的漏极电压保持为第一电源的电压，可以使采样开关的输出信号的电压不随输入信号电压的变化而变化，与现有技术相比，抑制了采样开关的漏电流，提高了采样开关的可靠性。

A method to restrain the leakage current of sampling switch and sampling switch

【技术实现步骤摘要】
一种抑制采样开关漏电流的方法及采样开关
本专利技术涉及模拟集成电路
，特别涉及一种抑制采样开关漏电流的方法及采样开关。
技术介绍
近年来，随着模数转换器性能指标的进一步提高，特别是随着集成电路工艺技术的不断发展，对高精度模数转换器的研究也越来越深入。逐次逼近型模数转换器(SARADC)是一种中高精度、低转换速率的超低功耗模数转换器，广泛应用在可穿戴设备和医疗器械等设备中。其中，采样开关是SARADC中非常重要的模块，采样开关的性能很大程度上影响了SARADC的性能。现有技术中，通过栅压自举技术，可以使得采样开关保持较高的线性度。但是随着工艺的进一步发展与进步，很多电路都采用非常先进的工艺如14nm、22nm等，这样可以减小电路的面积，节约芯片的成本，降低电路的功耗。但是，先进的工艺也存在一些问题，其中一个就是采样开关的源漏两端的漏电问题，漏电问题会影响到采样开关的性能。
技术实现思路
为解决上述技术问题，本专利技术提供一种抑制采样开关漏电流的方法及采样开关，能够抑制采样开关的漏电流，提高采样开关的可靠性。本专利技术一方面提供一种采样开关，包括第一MOS开关管、第二MOS开关管、栅压提升电路、栅压泄放电路和漏压保持电路；所述第一MOS开关管的漏极连接输入信号，所述第一MOS开关管的源极连接所述第二MOS开关管的漏极，所述第一MOS开关管的栅极连接所述第二MOS开关管的的栅极，所述第二MOS开关管的源极连接输出信号；所述栅压提升电路分别连接所述第一MOS开关管的栅极、所述第二MOS开关管的栅极以及所述第一MOS开关管的漏极，用于在第一时钟信号的控制下提升所述第一MOS开关管和所述第二MOS开关管的栅极电压，控制所述第一MOS开关管和所述第二MOS开关管导通，并使得所述第一MOS开关管和所述第二MOS开关管在导通时的栅漏电压差保持不变；所述栅压泄放电路分别连接所述第一MOS开关管的栅极和所述第二MOS开关管的栅极，用于在第二时钟信号的控制下泄放所述第一MOS开关管和所述第二MOS开关管的栅极电压，控制所述第一MOS开关管和所述第二MOS开关管断开；其中，所述第二时钟信号是所述第一时钟信号的反相信号；所述漏压保持电路分别连接第一电源和所述第二MOS开关管的漏极，用于在所述第二时钟信号的控制下将所述第二MOS开关管的漏极电压保持为所述第一电源的电压。优选地，所述栅压提升电路包括：自举电容、电容充电支路、电容放电支路和栅压提升支路；所述电容充电支路分别连接第二电源、所述第一MOS开关管的栅极、所述第二MOS开关管的栅极以及所述自举电容的上极板，用于对所述自举电容进行充电；所述电容放电支路分别连接所述自举电容的下极板、所述第一MOS开关管的漏极以及接地，用于对所述自举电容进行放电；所述栅压提升支路分别连接所述第一MOS开关管的栅极、所述第二MOS开关管的栅极、所述第一MOS开关管的漏极以及所述栅压泄放电路，还连接所述电容充电支路与所述自举电容的上极板的连接节点，用于利用所述自举电容中存储的总电荷不变的特性，在所述第一时钟信号的控制下将所述第一MOS开关管和所述第二MOS开关管的栅极电压提升为所述输入信号的电压和所述第二电源的电压之和。优选地，所述电容充电支路包括第一PMOS管，所述第一PMOS管的栅极连接所述第一MOS开关管的栅极和所述第二MOS开关管的栅极，所述第一PMOS管的源极连接所述第二电源，所述第一PMOS管的漏极连接所述自举电容的上极板以及所述栅压提升支路。优选地，所述电容放电支路包括第一NMOS管，所述第一NMOS管的栅极接入所述第一时钟信号，所述第一NMOS管的漏极连接所述自举电容的下极板和所述栅压提升支路，所述第一NMOS管的源极接地。优选地，所述栅压提升支路包括反相器、第二PMOS管、第二NMOS管和第三NMOS管，所述第二PMOS管的漏极连接至所述电容充电支路与所述自举电容的上极板的连接节点，所述第二PMOS管的源极连接所述第一MOS开关管的栅极、所述第二MOS开关管的栅极、所述第二NMOS管的栅极、所述第三NMOS管的栅极以及所述栅压泄放电路，所述第二PMOS管的栅极同时连接所述第三NMOS管的漏极和所述反相器的信号输出端，所述第二NMOS管的漏极连接所述第三NMOS管的源极、所述自举电容与所述电容放电支路的连接支点，所述第二NMOS管的源极连接所述第一MOS开关管的漏极，所述第二NMOS管的栅极连接所述第一MOS开关管的栅极、所述第二MOS开关管的栅极以及所述第三NMOS管的栅极，所述第三NMOS管的源极连接所述自举电容与所述电容放电支路的连接节点，所述第三NMOS管的漏极连接所述反相器的信号输出端，所述第三NMOS管的栅极连接所述第一MOS开关管的栅极和所述第二MOS开关管的栅极，所述反相器的信号输入端接入所述第一时钟信号，所述反相器还分别连接所述第二电源以及所述自举电容与所述电容放电支路的连接节点。优选地，所述栅压泄放电路包括第四NMOS管和第五NMOS管，所述第四NMOS管的漏极分别连接所述第一MOS开关管的栅极、所述第二MOS开关管的栅极以及所述栅压提升电路，所述第四NMOS管的栅极连接所述第二电源，所述第四NMOS管的源极连接所述第五NMOS管的漏极，所述第五NMOS管的栅极接入所述第二时钟信号，所述第五NMOS管的源极接地。优选地，所述漏压保持电路包括第六NMOS管，所述第六NMOS管的源极连接所述第一电源，所述第六NMOS管的漏极连接所述第二MOS开关管的漏极，所述第六NMOS管的栅极接入所述第二时钟信号。本专利技术另一方面提供一种抑制采样开关漏电流的方法，应用于采样开关电路，所述采样开关电路包括第一MOS开关管、第二MOS开关管、栅压提升电路、栅压泄放电路和漏压保持电路，所述第一MOS开关管的漏极连接输入信号，第一MOS开关管的源极连接所述第二MOS开关管的漏极，第一MOS开关管的栅极连接所述第二MOS开关管的的栅极，所述第二MOS开关管的源极连接输出信号，所述栅压提升电路分别连接所述第一MOS开关管的栅极、所述第二MOS开关管的栅极以及所述第一MOS开关管的漏极，所述栅压泄放电路分别连接所述第一MOS开关管的栅极和所述第二MOS开关管的栅极，所述漏压保持电路分别连接第一电源和所述第二MOS开关管的漏极，所述抑制采样开关漏电流的方法包括：在第一时钟信号的控制下，利用所述栅压提升电路提升所述第一MOS开关管和所述第二MOS开关管的栅极电压，控制所述第一MOS开关管和所述第二MOS开关管导通，以对所述输入信号进行采样，并使得所述第一MOS开关管和所述第二MOS开关管在导通时的栅漏电压差保持不变；在第二时钟信号的控制下，利用所述栅压泄放电路泄放所述第一MOS开关管和所述第二MOS开关管的栅极电压，控制所述第一MOS开关管和所述第二MOS开关管断开，以对所述输入信号进行保持；并在所述第二时钟信号的控制下，利用所述漏压保持电路将所述第二MOS开关管的漏极电压保持为本文档来自技高网...

【技术保护点】
1.一种采样开关，其特征在于，包括第一MOS开关管、第二MOS开关管、栅压提升电路、栅压泄放电路和漏压保持电路；/n所述第一MOS开关管的漏极连接输入信号，所述第一MOS开关管的源极连接所述第二MOS开关管的漏极，所述第一MOS开关管的栅极连接所述第二MOS开关管的的栅极，所述第二MOS开关管的源极连接输出信号；/n所述栅压提升电路分别连接所述第一MOS开关管的栅极、所述第二MOS开关管的栅极以及所述第一MOS开关管的漏极，用于在第一时钟信号的控制下提升所述第一MOS开关管和所述第二MOS开关管的栅极电压，控制所述第一MOS开关管和所述第二MOS开关管导通，并使得所述第一MOS开关管和所述第二MOS开关管在导通时的栅漏电压差保持不变；/n所述栅压泄放电路分别连接所述第一MOS开关管的栅极和所述第二MOS开关管的栅极，用于在第二时钟信号的控制下泄放所述第一MOS开关管和所述第二MOS开关管的栅极电压，控制所述第一MOS开关管和所述第二MOS开关管断开；其中，所述第二时钟信号是所述第一时钟信号的反相信号；/n所述漏压保持电路分别连接第一电源和所述第二MOS开关管的漏极，用于在所述第二时钟信号的控制下将所述第二MOS开关管的漏极电压保持为所述第一电源的电压。/n...

【技术特征摘要】
1.一种采样开关，其特征在于，包括第一MOS开关管、第二MOS开关管、栅压提升电路、栅压泄放电路和漏压保持电路；
所述第一MOS开关管的漏极连接输入信号，所述第一MOS开关管的源极连接所述第二MOS开关管的漏极，所述第一MOS开关管的栅极连接所述第二MOS开关管的的栅极，所述第二MOS开关管的源极连接输出信号；
所述栅压提升电路分别连接所述第一MOS开关管的栅极、所述第二MOS开关管的栅极以及所述第一MOS开关管的漏极，用于在第一时钟信号的控制下提升所述第一MOS开关管和所述第二MOS开关管的栅极电压，控制所述第一MOS开关管和所述第二MOS开关管导通，并使得所述第一MOS开关管和所述第二MOS开关管在导通时的栅漏电压差保持不变；
所述栅压泄放电路分别连接所述第一MOS开关管的栅极和所述第二MOS开关管的栅极，用于在第二时钟信号的控制下泄放所述第一MOS开关管和所述第二MOS开关管的栅极电压，控制所述第一MOS开关管和所述第二MOS开关管断开；其中，所述第二时钟信号是所述第一时钟信号的反相信号；
所述漏压保持电路分别连接第一电源和所述第二MOS开关管的漏极，用于在所述第二时钟信号的控制下将所述第二MOS开关管的漏极电压保持为所述第一电源的电压。


2.根据权利要求1所述的采样开关，其特征在于，所述栅压提升电路包括：
自举电容、电容充电支路、电容放电支路和栅压提升支路；
所述电容充电支路分别连接第二电源、所述第一MOS开关管的栅极、所述第二MOS开关管的栅极以及所述自举电容的上极板，用于对所述自举电容进行充电；
所述电容放电支路分别连接所述自举电容的下极板、所述第一MOS开关管的漏极以及接地，用于对所述自举电容进行放电；
所述栅压提升支路分别连接所述第一MOS开关管的栅极、所述第二MOS开关管的栅极、所述第一MOS开关管的漏极以及所述栅压泄放电路，还连接所述电容充电支路与所述自举电容的上极板的连接节点，用于利用所述自举电容中存储的总电荷不变的特性，在所述第一时钟信号的控制下将所述第一MOS开关管和所述第二MOS开关管的栅极电压提升为所述输入信号的电压和所述第二电源的电压之和。


3.根据权利要求2所述的采样开关，其特征在于，所述电容充电支路包括第一PMOS管，所述第一PMOS管的栅极连接所述第一MOS开关管的栅极和所述第二MOS开关管的栅极，所述第一PMOS管的源极连接所述第二电源，所述第一PMOS管的漏极连接所述自举电容的上极板以及所述栅压提升支路。


4.根据权利要求2所述的采样开关，其特征在于，所述电容放电支路包括第一NMOS管，所述第一NMOS管的栅极接入所述第一时钟信号，所述第一NMOS管的漏极连接所述自举电容的下极板和所述栅压提升支路，所述第一NMOS管的源极接地。


5.根据权利要求2所述的采样开关，其特征在于，所述栅压提升支路包括反相器、第二PMOS管、第二NMOS管和第三NMOS管，所述第二PMOS管的漏极连接至所述电容充电支路与所述自举电容的上极板的连接节点，所述第二PMOS管的源极连接所述第一MOS开关管的栅极、所述第二...

【专利技术属性】
技术研发人员：周述，
申请(专利权)人：湖南国科微电子股份有限公司，
类型：发明
国别省市：湖南;43