一种基于脉冲传输特性的单粒子瞬态效应的建模方法技术

本发明专利技术公开了一种基于脉冲传输特性的单粒子瞬态效应的建模方法，本发明专利技术的方法考虑了脉冲在电路传输中的电气掩蔽效应和脉冲展宽效应，将其建模为电路门电路的物理延迟信息表征式，并采用量化的方法对单粒子瞬态效应进行建模，建立了一种适合硬件模拟的单粒子瞬态注入模型和面向大规模集成电路的单粒子软错误率分析模型。本发明专利技术的方法可用于评估单粒子瞬态效应对于全电路的影响，进行针对大规模集成电路的单粒子瞬态效应分析，快速准确的评估电路的SER。

A modeling method of single particle transient effect based on pulse transmission characteristics

【技术实现步骤摘要】
一种基于脉冲传输特性的单粒子瞬态效应的建模方法
本专利技术属于电路故障注入和微电子的集成电路设计领域，涉及航空电子的中的抗辐照加固技术，具体涉及航空专用集成电路设计方法。
技术介绍
在大尺寸的工艺下，由于电路的工作电压较高、器件尺寸较大、工作频率较低，单粒子瞬态效应(SingleEventTransients，SETs)造成的软错误几乎可以忽略不计。然而随着工艺的进步，器件的节点电容持续减小、时钟频率的提高等原因使得错误脉冲的传播容易被时序器件锁存从而产生错误。在纳米级工艺下，单粒子瞬态效应造成的错误脉冲宽度可达数百皮秒，而高性能的CPU等电路的时钟周期也为同一量级，则错误脉冲很容易被存储器件捕获到形成软错误(SoftErrors，SEs)。针对面向大规模集成电路，能快速分析SETs对电路的影响，国际上的研究学者提出了基于硬件模拟(Emulation)的SET注入分析方法，该方法的基本思想是将目标门级电路在FPGA(FieldProgrammableGateArray)中实现，并采用可测试的思想加入扫描链对全电路进行SET注入并统计最后系统的失效数，从而衡量整个系统的可靠性。一般采用在文献“L.Entrena,M.G.Valderas,R.F.Cardenal,etal.SETEmulationConsideringElectricalMaskingEffects[J].IEEETrans.Nucl.Sci.,2009,56(4):2021–2025”提出了的SETs和门电路的延迟信息的量化表征方法实现有效的硬件模拟。然而脉冲在传播过程会出现电气掩蔽、衰减和展宽(PropagationInducedPulseBroadening，PIPB)的现象，该现象的出现对硬件模拟的方法提出了新的要求，需要在电路模拟中准确的表征脉冲传输的特性，以贴近真实的物理过程。因此，开发准确有效的基于单粒子瞬时脉冲传输特性的模拟方法成为深亚微米集成电路的可靠性评估的一个重点问题。
技术实现思路
本专利技术的目的是解决上述现有的单粒子瞬态效应模拟模型并未完全考虑脉冲传输特性的问题，提出了一种基于脉冲传输特性的单粒子瞬态效应的建模方法。本专利技术的技术方案为：一种基于脉冲传输特性的单粒子瞬态效应的建模方法，具体步骤如下：S1.根据目标电路的工艺库信息，确定每个门电路的延迟信息；S2.选取一个时间刻度Δt作为单位时间，则任何逻辑门的传输延迟信息tp可以用n个Δt表示；S3.采用放大的方式将步骤S2所述的Δt表征为ΔT，ΔT＝m/f,m＝1,2,3...，f为FPGA硬件模拟系统工作频率，则S2中任何逻辑门的延迟信息均可量化为n；S4.建立SET脉冲宽度和逻辑门传输延迟之间的传输特性，用以表征脉冲传输过程中出现的电气掩蔽、衰减和展宽特性；S5.对传输延迟tpHL和tpLH分别进行量化处理，量化时钟周期为Δt，也即是硬件注入模型的工作时钟，并对两个传输延迟进行求和，所述求和结果为Tmax，将[0,Tmax]映射到[0,2n-1]上，当输入的上升沿到来时，从0开始向上递增计数直到满量程值并保持不变；当下降沿出现时，从现有值向下递减计数到最小值并保持不变；当计数值大于阈值时输出高电平，当计数值小于阈值时，输出低电平。进一步的，步骤S4所述的电气掩蔽、衰减和展宽特性三种传输特性具体表征为:其中，Win是SET脉冲宽度，从输入信号跨越50％VDD到输出信号跨越50％VDD所需的最大时间为下降延迟tpHL；定义输出信号从0变为1的过程中，从输入信号跨越50％VDD到输出信号跨越50％VDD所需的最大时间为上升延迟tpLH，tp表示脉冲出现变化时，第一个沿的传输延迟，即输出从1变为0，tp＝tpHL；反之则，tp＝tpLH。本专利技术的有益效果：本专利技术根据SET脉冲的在集成电路中的传输特性提出了基于单粒子瞬态效应特性的量化模型，为单粒子瞬态效应传输中的电气掩蔽和展宽效应构建了可硬件实现的注入模型，并在此基础上提出了一种适合硬件模拟的SET注入方法，基于本专利技术的方法，可以进行针对大规模集成电路的单粒子瞬态效应分析，快速准确的评估电路的SER。附图说明图1为本专利技术实施例的传输延迟的量化示意图。图2为本专利技术实施例的单粒子瞬态脉冲传输三种情况示意图。图3为本专利技术实施例的硬件模拟实现脉冲传输特性流程图。图4为本专利技术实施例的应用过程示意图。具体实施方式下面结合具体实施方式对本专利技术的上述
技术实现思路
作进一步的详细描述。但不应将此理解为本专利技术上述主题的范围仅限于下述实施例。在不脱离本专利技术上述技术思想情况下，根据本领域普通技术知识和惯用手段，做出各种替换和变更，均应包括在本专利技术的范围内。本专利技术实施例的基于脉冲传输特性的单粒子瞬态效应的建模方法，具体步骤如下：S1.根据目标电路的工艺库信息，确定每个门电路的延迟信息；S2.选取一个时间刻度Δt作为单位时间，则任何逻辑门的传输延迟信息tp可以用n个Δt表示；S3.由于传输延迟为皮秒级，在硬件模拟中难以实现，f为FPGA硬件模拟系统工作频率，ΔT＝m/f,m＝1,2,3...，这里采用放大的方式将Δt表征为ΔT，则S2中任何逻辑门的延迟信息量化同样量化为n；S4.建立SET脉冲宽度和逻辑门传输延迟之间的传输特性，用以表征脉冲传输过程中出现的电气掩蔽、衰减和展宽特性；S5.对传输延迟tpHL和tpLH分别进行量化处理，量化时钟周期为Δt，也即是硬件注入模型的工作时钟，并对两个传输延迟进行求和，所述求和结果为Tmax，将[0,Tmax]映射到[0,2n-1]上，当输入的上升沿到来时，从0开始向上递增计数直到满量程值并保持不变；当下降沿出现时，从现有值向下递减计数到最小值并保持不变；当计数值大于阈值时输出高电平，当计数值小于阈值时，输出低电平。这里，步骤S4所述的传输特性具体表征为:其中，Win是SET脉冲宽度，从输入信号跨越50％VDD到输出信号跨越50％VDD所需的最大时间为下降延迟tpHL；定义输出信号从0变为1的过程中，从输入信号跨越50％VDD到输出信号跨越50％VDD所需的最大时间为上升延迟tpLH，tp表示脉冲出现变化时，第一个沿的传输延迟，即输出从1变为0，tp＝tpHL；反之则，tp＝tpLH。具体说明如下：(1)首先，对一个电路中的所有逻辑门的上升和下降沿延迟进行求和，并得到其中最大的值tp,max；tgate＝tpHL+tpLH(1)tp,max＝MAX{tgate}(2)(2)一旦选定tp,max，下一步即是决定量化时钟周期。为了避免溢出，量化周期必须等于最大门延迟之和与计数器位数之商，即：Δt＝tp,max/2n(3)(3)最后计算比较器的阈值和针对每个门的计数最大值，对于任意给定的逻辑门，门限值judge定义为传输延迟tp和量化周期本文档来自技高网...

【技术保护点】
1.一种基于脉冲传输特性的单粒子瞬态效应的建模方法，具体步骤如下：/nS1.根据目标电路的工艺库信息，确定每个门电路的延迟信息；/nS2.选取一个时间刻度Δt作为单位时间，则任何逻辑门的传输延迟信息t

【技术特征摘要】
1.一种基于脉冲传输特性的单粒子瞬态效应的建模方法，具体步骤如下：
S1.根据目标电路的工艺库信息，确定每个门电路的延迟信息；
S2.选取一个时间刻度Δt作为单位时间，则任何逻辑门的传输延迟信息tp可以用个Δt表示；
S3.采用放大的方式将步骤S2所述的Δt表征为ΔT，ΔT＝m/f,m＝1,2,3...，f为FPGA硬件模拟系统工作频率，则S2中任何逻辑门的延迟信息均可量化为n；
S4.建立SET脉冲宽度和逻辑门传输延迟之间的传输特性，用以表征脉冲传输过程中出现的电气掩蔽、衰减和展宽特性；
S5.对传输延迟tpHL和tpLH分别进行量化处理，量化时钟周期为Δt，也即是硬件注入模型的工作时钟，并对两个传输延迟进行求和，所述求和结果为Tmax，将[0,Tmax]映射到[0,2n-1]上...

【专利技术属性】
技术研发人员：周婉婷，李磊，唐楠，李进，
申请(专利权)人：电子科技大学，
类型：发明
国别省市：四川;51