一种利用阈值电压特性的乘法单元电路及乘法器制造技术

本发明专利技术公开了一种利用阈值电压特性的乘法单元电路及乘法器，乘法单元电路过两个异或门、四个与非门和四个反相器构成，乘法器由多个乘法单元电路构成，异或门和与非门作为乘法单元电路的两个基本单元，两者采用相同的电路结构来实现，通过配置该相同电路结构中MOS管的阈值电压特性时该电路结构分别能实现异或逻辑功能和与非逻辑功能，乘法单元电路在一个周期内实现一次求值运算，且一个周期内分为三个阶段，分别为预充阶段、求值运算和放电阶段，异或门和与非门的差分下拉网络均采用单端结构；优点是面积和功耗开销较小，能够同时防御逆向工程和DPA攻击，安全性较高。

【技术实现步骤摘要】
一种利用阈值电压特性的乘法单元电路及乘法器
本专利技术涉及一种乘法单元电路，尤其是涉及一种利用阈值电压特性的乘法单元电路及乘法器。
技术介绍
随着超大规模集成电路和信息安全技术的发展，知识产权(IntellectualProperty,IP)的保护受到越来越多的关注。与此同时，对芯片IP核展开的攻击方式也层出不穷。逆向工程是当前攻击者快速掌握设计者芯片核心技术的途径之一。攻击者通过逆向工程剖析芯片的内部结构，提取电路网表，掌握芯片的实际功能，严重影响了设计者的合法利益，芯片克隆等行为更是严重侵犯设计者的知识产权。针对加密芯片，攻击者绕过密码算法本身，采集不同轮函数加密过程中泄露出来的物理信息，使用统计学方法推测出密钥，这种攻击方式被称为旁道攻击，其中，差分功耗分析(DifferentialPowerAnalysis,DPA)就是旁道攻击中一种高效实用的攻击方式，防御DPA攻击也成为当下研究的热点。因此抗逆向工程和DPA的密码器件具有广阔的应用前景。加法运算是最常用的运算操作，理论上乘法、减法和除法运算都能转化为加法运算。乘法器是组成算术运算器的主要部件，广泛应用于各种数字加密系统中处理不同字长的数据。在乘法器实现方面，基于绝热动态差分逻辑实现的乘法器在安全性方面存在一定的欠缺，易受到逆向工程和DPA的攻击，并且时序控制复杂，且与CMOS电路交互时需设计复杂的接口电路，电路结构复杂，面积和功耗开销较大；基于查找表的差分逻辑实现的乘法器虽然有着良好的抗DPA攻击性能，但逆向工程无法防御，且所需的晶体管较多，面积和功耗开销也较大；基于灵敏放大型逻辑实现的乘法器输出负载电容不完全一致，仍有可能作为逆向工程和DPA攻击的突破点。
技术实现思路
本专利技术所要解决的技术问题之一是提供一种面积和功耗开销较小，能够同时防御逆向工程和DPA攻击，安全性较高的利用阈值电压特性的乘法单元电路。本专利技术解决上述技术问题之一所采用的技术方案为：一种利用阈值电压特性的乘法单元电路，包括第一反相器、第二反相器、第三反相器、第四反相器、四个结构相同的二输入与非门和两个结构相同的二输入异或门，每个所述的二输入非门分别具有第一输入端、第一反相输入端、第二输入端、第二反相输入端、第一控制端、第二控制端、输出端和反相输出端，每个所述的二输异或门分别具有第一输入端、第一反相输入端、第二输入端、第二反相输入端、第一控制端、第二控制端、输出端和反相输出端；每个所述的二输入异或门分别包括第一PMOS管、第二PMOS管、第三PMOS管、第四PMOS管、第五PMOS管、第六PMOS管、第七PMOS管、第八PMOS管、第一NMOS管、第二NMOS管、第三NMOS管、第四NMOS管、第五NMOS管、第六NMOS管、第七NMOS管、第八NMOS管、第九NMOS管、第十NMOS管、第十一NMOS管、第十二NMOS管、第十三NMOS管、第十四NMOS管、第十五NMOS管、第十六NMOS管、第十七NMOS管、第十八NMOS管和第十九NMOS管，所述的第一PMOS管的源极、所述的第二PMOS管的源极、所述的第三PMOS管的源极、所述的第四PMOS管的源极、所述的第七PMOS管的源极、所述的第八PMOS管的源极、所述的第九NMOS管的栅极和所述的第十四NMOS管的栅极均接入电源，所述的第一PMOS管的栅极、所述的第二PMOS管的栅极、所述的第二NMOS管的栅极和所述的第五NMOS管的栅极连接且其连接端为所述的二输入异或门的第一控制端，所述的第一PMOS管的漏极和所述的第五PMOS管的源极连接，所述的第二PMOS管的漏极和所述的第六PMOS管的源极连接，所述的第三PMOS管的栅极、所述的第一NMOS管的栅极、所述的第四PMOS管的漏极、所述的第二NMOS管的漏极、所述的第五PMOS管的漏极、所述的第三NMOS管的漏极、所述的第六PMOS管的栅极和所述的第四NMOS管的栅极连接，所述的第三PMOS管的漏极和所述的第一NMOS管的漏极连接且其连接端为所述的二输入异或门的反相输出端，所述的第四PMOS管的栅极、所述的第七NMOS管的栅极、所述的第七PMOS管的栅极、所述的第八NMOS管的栅极和所述的第十九NMOS管的栅极连接且其连接端为所述的二输入异或门的第二控制端，所述的第五PMOS管的栅极、所述的第三NMOS管的栅极、所述的第六PMOS管的漏极、所述的第四NMOS管的漏极、所述的第七PMOS管的漏极、所述的第五NMOS管的漏极、所述的第八PMOS管的栅极和所述的第六NMOS管的栅极连接，所述的第八PMOS管的漏极和所述的第六NMOS管的漏极连接且其连接端为所述的二输入异或门的输出端，所述的第一NMOS管的源极接地，所述的第二NMOS管的源极和所述的第七NMOS管的漏极连接，所述的第七NMOS管的源极接地，所述的第三NMOS管的源极和所述的第九NMOS管的漏极连接，所述的第四NMOS管的源极、所述的第十NMOS管的漏极、所述的第十一NMOS管的漏极、所述的第十二NMOS管的漏极和所述的第十三NMOS管的漏极连接，所述的第五NMOS管的源极和所述的第八NMOS管的漏极连接，所述的第八NMOS管的源极接地，所述的第六NMOS管的源极接地，所述的第九NMOS管的源极和所述的第十四NMOS管的漏极连接，所述的第十NMOS管的源极和所述的第十五NMOS管的漏极连接，所述的第十NMOS管的栅极和所述的第十二NMOS管的栅极连接且其连接端为所述的二输入异或门的第一反相输入端，所述的第十一NMOS管的源极和所述的第十六NMOS管的漏极连接，所述的第十一NMOS管的栅极和所述的第十三NMOS管的栅极连接且其连接端为所述的二输入异或门的第一输入端，所述的第十二NMOS管的源极和所述的第十七NMOS管的漏极连接，所述的第十三NMOS管的源极和所述的第十八NMOS管的漏极连接，所述的第十四NMOS管的源极、所述的第十五NMOS管的源极、所述的第十六NMOS管的源极、所述的第十七NMOS管的源极、所述的第十八NMOS管的源极和所述的第十九NMOS管的漏极连接，所述的第十九NMOS管的源极接地，所述的第十五NMOS管的栅极和所述的第十六NMOS的栅极连接且其连接端为所述的二输入异或门的第二反相输入端，所述的第十七NMOS管的栅极和所述的第十八NMOS管的栅极连接且其连接端为所述的二输入异或门的第二输入端，所述的第十一NMOS管、所述的第十二NMOS管、所述的第十六NMOS管和所述的第十七NMOS管均为低阈值NMOS管，且阈值电压为0.243V，所述的第九NMOS管和所述的第十四NMOS管均为亚阈值管，且阈值电压为0.367V，所述的第十NMOS管、所述的第十三NMOS管、所述的第十五NMOS管和所述的第十八NMOS管均为高阈值NMOS管，且且阈值电压为0.489V；每个所述的二输入与非门分别包括第九PMOS管、第十PMOS管、第十一PMOS管、第十二PMOS管、第十三PMOS管、第十四PMOS管、第十五PMOS管、第十六PMOS管、第二十NMOS管、第二十一NMOS管、第二十二NMOS管、第二十三NMOS管、第二十四NMO本文档来自技高网...

【技术保护点】
1.一种利用阈值电压特性的乘法单元电路，其特征在于包括第一反相器、第二反相器、第三反相器、第四反相器、四个结构相同的二输入与非门和两个结构相同的二输入异或门，每个所述的二输入非门分别具有第一输入端、第一反相输入端、第二输入端、第二反相输入端、第一控制端、第二控制端、输出端和反相输出端，每个所述的二输异或门分别具有第一输入端、第一反相输入端、第二输入端、第二反相输入端、第一控制端、第二控制端、输出端和反相输出端；/n每个所述的二输入异或门分别包括第一PMOS管、第二PMOS管、第三PMOS管、第四PMOS管、第五PMOS管、第六PMOS管、第七PMOS管、第八PMOS管、第一NMOS管、第二NMOS管、第三NMOS管、第四NMOS管、第五NMOS管、第六NMOS管、第七NMOS管、第八NMOS管、第九NMOS管、第十NMOS管、第十一NMOS管、第十二NMOS管、第十三NMOS管、第十四NMOS管、第十五NMOS管、第十六NMOS管、第十七NMOS管、第十八NMOS管和第十九NMOS管，所述的第一PMOS管的源极、所述的第二PMOS管的源极、所述的第三PMOS管的源极、所述的第四PMOS管的源极、所述的第七PMOS管的源极、所述的第八PMOS管的源极、所述的第九NMOS管的栅极和所述的第十四NMOS管的栅极均接入电源，所述的第一PMOS管的栅极、所述的第二PMOS管的栅极、所述的第二NMOS管的栅极和所述的第五NMOS管的栅极连接且其连接端为所述的二输入异或门的第一控制端，所述的第一PMOS管的漏极和所述的第五PMOS管的源极连接，所述的第二PMOS管的漏极和所述的第六PMOS管的源极连接，所述的第三PMOS管的栅极、所述的第一NMOS管的栅极、所述的第四PMOS管的漏极、所述的第二NMOS管的漏极、所述的第五PMOS管的漏极、所述的第三NMOS管的漏极、所述的第六PMOS管的栅极和所述的第四NMOS管的栅极连接，所述的第三PMOS管的漏极和所述的第一NMOS管的漏极连接且其连接端为所述的二输入异或门的反相输出端，所述的第四PMOS管的栅极、所述的第七NMOS管的栅极、所述的第七PMOS管的栅极、所述的第八NMOS管的栅极和所述的第十九NMOS管的栅极连接且其连接端为所述的二输入异或门的第二控制端，所述的第五PMOS管的栅极、所述的第三NMOS管的栅极、所述的第六PMOS管的漏极、所述的第四NMOS管的漏极、所述的第七PMOS管的漏极、所述的第五NMOS管的漏极、所述的第八PMOS管的栅极和所述的第六NMOS管的栅极连接，所述的第八PMOS管的漏极和所述的第六NMOS管的漏极连接且其连接端为所述的二输入异或门的输出端，所述的第一NMOS管的源极接地，所述的第二NMOS管的源极和所述的第七NMOS管的漏极连接，所述的第七NMOS管的源极接地，所述的第三NMOS管的源极和所述的第九NMOS管的漏极连接，所述的第四NMOS管的源极、所述的第十NMOS管的漏极、所述的第十一NMOS管的漏极、所述的第十二NMOS管的漏极和所述的第十三NMOS管的漏极连接，所述的第五NMOS管的源极和所述的第八NMOS管的漏极连接，所述的第八NMOS管的源极接地，所述的第六NMOS管的源极接地，所述的第九NMOS管的源极和所述的第十四NMOS管的漏极连接，所述的第十NMOS管的源极和所述的第十五NMOS管的漏极连接，所述的第十NMOS管的栅极和所述的第十二NMOS管的栅极连接且其连接端为所述的二输入异或门的第一反相输入端，所述的第十一NMOS管的源极和所述的第十六NMOS管的漏极连接，所述的第十一NMOS管的栅极和所述的第十三NMOS管的栅极连接且其连接端为所述的二输入异或门的第一输入端，所述的第十二NMOS管的源极和所述的第十七NMOS管的漏极连接，所述的第十三NMOS管的源极和所述的第十八NMOS管的漏极连接，所述的第十四NMOS管的源极、所述的第十五NMOS管的源极、所述的第十六NMOS管的源极、所述的第十七NMOS管的源极、所述的第十八NMOS管的源极和所述的第十九NMOS管的漏极连接，所述的第十九NMOS管的源极接地，所述的第十五NMOS管的栅极和所述的第十六NMOS的栅极连接且其连接端为所述的二输入异或门的第二反相输入端，所述的第十七NMOS管的栅极和所述的第十八NMOS管的栅极连接且其连接端为所述的二输入异或门的第二输入端，所述的第十一NMOS管、所述的第十二NMOS管、所述的第十六NMOS管和所述的第十七NMOS管均为低阈值NMOS管，且阈值电压为0.243V，所述的第九NMOS管和所述的第十四NMOS管均为亚阈值管，且阈值电压为0.367V，所述的第十NMOS管、所述的第十三NMOS管、所述的第十五NMOS管和所述的第十八NMOS管均为高...

【技术特征摘要】
1.一种利用阈值电压特性的乘法单元电路，其特征在于包括第一反相器、第二反相器、第三反相器、第四反相器、四个结构相同的二输入与非门和两个结构相同的二输入异或门，每个所述的二输入非门分别具有第一输入端、第一反相输入端、第二输入端、第二反相输入端、第一控制端、第二控制端、输出端和反相输出端，每个所述的二输异或门分别具有第一输入端、第一反相输入端、第二输入端、第二反相输入端、第一控制端、第二控制端、输出端和反相输出端；
每个所述的二输入异或门分别包括第一PMOS管、第二PMOS管、第三PMOS管、第四PMOS管、第五PMOS管、第六PMOS管、第七PMOS管、第八PMOS管、第一NMOS管、第二NMOS管、第三NMOS管、第四NMOS管、第五NMOS管、第六NMOS管、第七NMOS管、第八NMOS管、第九NMOS管、第十NMOS管、第十一NMOS管、第十二NMOS管、第十三NMOS管、第十四NMOS管、第十五NMOS管、第十六NMOS管、第十七NMOS管、第十八NMOS管和第十九NMOS管，所述的第一PMOS管的源极、所述的第二PMOS管的源极、所述的第三PMOS管的源极、所述的第四PMOS管的源极、所述的第七PMOS管的源极、所述的第八PMOS管的源极、所述的第九NMOS管的栅极和所述的第十四NMOS管的栅极均接入电源，所述的第一PMOS管的栅极、所述的第二PMOS管的栅极、所述的第二NMOS管的栅极和所述的第五NMOS管的栅极连接且其连接端为所述的二输入异或门的第一控制端，所述的第一PMOS管的漏极和所述的第五PMOS管的源极连接，所述的第二PMOS管的漏极和所述的第六PMOS管的源极连接，所述的第三PMOS管的栅极、所述的第一NMOS管的栅极、所述的第四PMOS管的漏极、所述的第二NMOS管的漏极、所述的第五PMOS管的漏极、所述的第三NMOS管的漏极、所述的第六PMOS管的栅极和所述的第四NMOS管的栅极连接，所述的第三PMOS管的漏极和所述的第一NMOS管的漏极连接且其连接端为所述的二输入异或门的反相输出端，所述的第四PMOS管的栅极、所述的第七NMOS管的栅极、所述的第七PMOS管的栅极、所述的第八NMOS管的栅极和所述的第十九NMOS管的栅极连接且其连接端为所述的二输入异或门的第二控制端，所述的第五PMOS管的栅极、所述的第三NMOS管的栅极、所述的第六PMOS管的漏极、所述的第四NMOS管的漏极、所述的第七PMOS管的漏极、所述的第五NMOS管的漏极、所述的第八PMOS管的栅极和所述的第六NMOS管的栅极连接，所述的第八PMOS管的漏极和所述的第六NMOS管的漏极连接且其连接端为所述的二输入异或门的输出端，所述的第一NMOS管的源极接地，所述的第二NMOS管的源极和所述的第七NMOS管的漏极连接，所述的第七NMOS管的源极接地，所述的第三NMOS管的源极和所述的第九NMOS管的漏极连接，所述的第四NMOS管的源极、所述的第十NMOS管的漏极、所述的第十一NMOS管的漏极、所述的第十二NMOS管的漏极和所述的第十三NMOS管的漏极连接，所述的第五NMOS管的源极和所述的第八NMOS管的漏极连接，所述的第八NMOS管的源极接地，所述的第六NMOS管的源极接地，所述的第九NMOS管的源极和所述的第十四NMOS管的漏极连接，所述的第十NMOS管的源极和所述的第十五NMOS管的漏极连接，所述的第十NMOS管的栅极和所述的第十二NMOS管的栅极连接且其连接端为所述的二输入异或门的第一反相输入端，所述的第十一NMOS管的源极和所述的第十六NMOS管的漏极连接，所述的第十一NMOS管的栅极和所述的第十三NMOS管的栅极连接且其连接端为所述的二输入异或门的第一输入端，所述的第十二NMOS管的源极和所述的第十七NMOS管的漏极连接，所述的第十三NMOS管的源极和所述的第十八NMOS管的漏极连接，所述的第十四NMOS管的源极、所述的第十五NMOS管的源极、所述的第十六NMOS管的源极、所述的第十七NMOS管的源极、所述的第十八NMOS管的源极和所述的第十九NMOS管的漏极连接，所述的第十九NMOS管的源极接地，所述的第十五NMOS管的栅极和所述的第十六NMOS的栅极连接且其连接端为所述的二输入异或门的第二反相输入端，所述的第十七NMOS管的栅极和所述的第十八NMOS管的栅极连接且其连接端为所述的二输入异或门的第二输入端，所述的第十一NMOS管、所述的第十二NMOS管、所述的第十六NMOS管和所述的第十七NMOS管均为低阈值NMOS管，且阈值电压为0.243V，所述的第九NMOS管和所述的第十四NMOS管均为亚阈值管，且阈值电压为0.367V，所述的第十NMOS管、所述的第十三NMOS管、所述的第十五NMOS管和所述的第十八NMOS管均为高阈值NMOS管，且且阈值电压为0.489V；
每个所述的二输入与非门分别包括第九PMOS管、第十PMOS管、第十一PMOS管、第十二PMOS管、第十三PMOS管、第十四PMOS管、第十五PMOS管、第十六PMOS管、第二十NMOS管、第二十一NMOS管、第二十二NMOS管、第二十三NMOS管、第二十四NMOS管、第二十五NMOS管、第二十六NMOS管、第二十七NMOS管、第二十八NMOS管、第二十九NMOS管、第三十NMOS管、第三十一NMOS管、第三十二NMOS管、第三十三NMOS管、第三十四NMOS管、第三十五NMOS管、第三十六NMOS管、第三十七NMOS管和第三十八NMOS管，所述的第九PMOS管的源极、所述的第十PMOS管的源极、所述的第十一PMOS管的源极、所述的第十二PMOS管的源极、所述的第十五PMOS管的源极、所述的第十六PMOS管的源极、所述的第二十八NMOS管的栅极和所述的第三十三NMOS管的栅极均接入电源，所述的第九PMOS管的栅极、所述的第十PMOS管的栅极、所述的第二十一NMOS管的栅极和所述的第二十四NMOS管的栅极连接且其连接端为所述的二输入与非门的第一控制端，所述的第九PMOS管的漏极和所述的第十三PMOS管的源极连接，所述的第十PMOS管的漏极和所述的第十四PMOS管的源极连接，所述的第十一PMOS管的栅极、所述的第二十NMOS管的栅极、所述的第十二PMOS管的漏极、所述的第二十一NMOS管的漏极、所述的第十三PMOS管的漏极、所述的第二十二NMOS管的漏极、所述的第十四PMOS管的栅极和所述的第二十三NMOS管的栅极连接，所述的第十一PMOS管的漏极和所述的第二十NMOS管的漏极连接且其连接端为所述的二输入与非门的反相输出端，所述的第十二PMOS管的栅极、所述的第二十六NMOS管的栅极、所述的第十五PMOS管的栅极、所述的第二十七NMOS管的栅极和所述的第三十八NMOS管的栅极连接且其连接端为所述的二输入与非门的第二控制端，所述的第十三PMOS管的栅极、所述的第二十二NMOS管的栅极、所述的第十四PMOS管的漏极、所述的第二十三NMOS管的漏极、所述的第十五PMOS管的漏极、所述的第二十四NMOS管的漏极、所述的第十六PMOS管的栅极和所述的第二十五NMOS管的栅极连接，所述的第十六PMOS管的漏极和所述的第二十五NMOS管的漏极连接且其连接端为所述的二输入与非门的输出端，所述的第二十NMOS管的源极接地，所述的第二十一NMOS管的源极和所述的第二十六NMOS管的漏极连接，所述的第二十六NMOS管的源极接地，所述的第二十二NMOS管的源极和所述的第二十八NMOS管的漏极连接，所述的第二十三NMOS管的源极、所述的第二十九NMOS管的漏极、所述的第三十NMOS管的漏极、所述的第三十一NMOS管的漏极和所述的第三十二NMOS管的漏极连接，所述的第二十四NMOS管的源极和所述的第二十七NMOS管的漏极连接，所述的第二十七NMOS管的源极接地，所述的第二十五NMOS管的源极接地，所述的第二十八NMOS管的源极和所述的第三十三NMOS管的漏极连接，所述的第二十九NMOS管的源极和所述的第三十四NMOS管的漏极连接，所述的第二十九NMOS管的栅极和所述的第三十一NMOS管的栅极连接且其连接端为所述的二输入与非门的第一反相输入端，所述的第三十NMOS管的源极和所述的第三十五NMOS管的漏极连接，所述的第三十NMOS管的栅极和所述的第三十二NMOS管的栅极连接且其连接端为所述的二输入与非门的第一输入端，所述的第三十一NMOS管的源极和所述的第三十六NMOS管的漏极连接，所述的第三十二NMOS管的源极和所述的第三十七NMOS管的漏极连接，所述的第三十三NMOS管的源极、所述的第三十四NMOS管的源极、所述的第三十五NMOS管的源极、所述的第三十六NMOS管的源极、所述的第三十七NMOS管的源极和所述的第三十八NMOS管的漏极连接，所述的第三十八NMOS管的源极接地，所述的第三十四NMOS管的栅极和所述的第三十五NMOS管的栅极连接且其连接端为所述的二输入与非门的第二反相输入端，所述的第三十六NMOS管的栅极和所述的第三十七NMOS管的栅极连接且其连接端为所述的二输入与非门的第二输入端，所述的第二十九NMOS管和所述的第三十四NMOS管均为低阈值NMOS管，阈值电压为0.243V，所述的第二十八NMOS管和所述的第三十三NMOS管均为亚阈值管，且阈值电压为0.367V，所述的第三十NMOS管、所述的第三十一NMOS管、所述的第三十二NMOS管、所述的第三十五NMOS管、所述的第三十六NMOS管和所述的第三十七NMOS管均为高阈值NMOS管，且阈值电压为0.489V。
将四个所述的二输入与非门分别称为第一二输入与非门、第二二输入与非门、第三二输入与非门和第四二输入与非门，将两个所述的二输入异或门分别称为第一二输入异或门和第二二输入异或门，所述的第一二输入与非门的第一输入端和所述的第一反相器的输入端连接且其连接端为所述的乘法单元电路的第一输入端，用于接入第一乘数，所述的第一二输入与非门的第一反相输入端与所述的第一反相器的输出端连接，所述的第一二输入与非门的第二输入端和所述的第二反相器的输入端连接且其连接端为所述的乘法单元电路的第二输入端，用于接入第二乘数，所述的第一二输入与非门的第二反相输入端和所述的第二反相器的输出端连接，所述的第一二输入与非门的第一控制端、所述的第二二输入与非门的第一控制端、所述的第三二输入与非门的第一控制端、所述的第四二输入与非门的第一控制端、所述的第一二输入异或门的第一控制端和所述的第二二输入异或门的第一控制端连接且其连接端为所述的乘法单元电路的第一控制端，用于接入放电控制信号，所述的第一二输入与非门的第二控制端、所述的第二二输入与非门的第二控制端、所述的第三二输入与非门的第二控制端、所述的第四二输入与非门的第二控制端、所述的第一二输入异或门的第二控制端和所述的第二二输入异或门的第二控制端连接且其连接端为所述的乘法单元电路的第二控制端，用于接入求值控制信号，所述的第一二输入与非门的输出端、所述的第三二输入与非门的第一反相输入端和所述的第一二输入异或门的第一反相输入端连接，所述的第一二输入与非门的反相输出端、所述的第三二输入与非门的第一输入端和所述的第一二输入异或门的第一输入端连接，所述的第一二输入异或门的第二输入端和、所述的第三二输入与非门的第二输入端和所述的第三反相器的输入端连接且其连接端为所述的乘法单元电路的第三输入端，用于接入第三乘数，所述的第一二输入异或门的第二反相输入端、所述的第三二输入与非门的第二反相输入端和所述的第三反相器的输出端连接，所述的第一二输入异或门的输出端、所述的第二二输入异或门的第一输入端和所述的第二二输入与非门的第一输入端连接，所述的第一二输入异或门的反相输出端、所述的第二二输入异或门的第一反相输入端和所述的第二二输入与非门的第一反相输入端连接，所述的第二二输入异或门的第二输入端、所述的第二二输入与非门的第二输入端和所述的第四反相器的输入端连接且其连接端为所述的乘法单元电路的低位进位信号输入端，用于接入低位输出的进位信号，所述的第二二输入异或门的第二反相输入端、所述的第二二输入与非门的第二反相输入端和所述的第四反相器的输出端连接，所述的第二二输入异或门的输出端为所述的乘法单元电路的输出端，用于输出积信号，所述的第二二输入异或门的反相输出端为所述的乘法单元电路的反相输出端，用于输出积信号的反相信号，所述的第二二输入与非门的输出端和所述的第四二输入与非门的第一反相输入端连接，所述的第二二输入与非门的反相输出端和所述的第四二输入与非门的第一输入端连接，所述的第三二输入与非门的输出端和所述的第四二输入与非门的第二反相输入端连接，所述的第三二输入与非门的反相输出端和所述的第四二输入与非门的第二输入端连接，所述的第四二输入与非门的输出端为所述的乘法单元电路的进位信号输出端，用于向高位输出进位信号，所述的第四二输入与非门的反相输出端为所述的乘法单元电路的反相进位信号输出端，用于向高位输出进位信号的反相信号。


2.一种利用阈值电压特性的乘法器，其特征在于包括mⅹn个乘法单元电路，m的取值等于被乘数的位数，n的取值等于乘数的位数，mⅹn个乘法单元电路按照n行m列排布，每个所述的乘法单元电路分别具有第一输入端、第二输入端、第三输入端、第一控制端、第二控制端、低位进位信号输入端、高位进位信号输出端和积输出端；mⅹn个所述的乘法单元电路的第一控制端连接在一起且其连接端为所述的乘法器的第一控制端，用于接入放电控制信号，mⅹn个所述的乘法单元电路的第二控制端连接在一起且其连接端为所述的乘法器的第二控制端，用于接入求值控制信号，位于第N行的m个所述的乘法单元电路的第一输入端分别接入乘数的第N位数据，N＝1，2，…，n，位于第M列的n个所述的乘法单元电路的第二输入端分别接入被乘数的第m-(M-1)位数据，M＝1，2，…，m，位于第1行的m个所述的乘...

【专利技术属性】
技术研发人员：吴秋丰，张跃军，李憬，张会红，
申请(专利权)人：宁波大学，
类型：发明
国别省市：浙江;33