一种基于FPGA的多协议高速伪随机信号回环测试系统技术方案

本发明专利技术公开了一种基于FPGA的多协议高速伪随机信号回环测试系统，包括FPGA部分和上位机部分，FPGA部分与上位机部分通过USB接口连接，FPGA部分包括FPGA芯片、两个四通道小型光纤可插拔收发器、八个单通道光纤可插拔收发器、双通道的USB芯片和可编程晶振；所述上位机部分包括流速控制模块、随机数种子生成模块、数据流流向定义模块、可编程晶振控制模块、速率误码率计算模块、数据流协议重定义模块、USB数据组帧模块、USB数据解帧模块、USB驱动和图形用户界面显示模块。本发明专利技术提供三种不同回环测试模式，以满足不同被测系统需求，在高速通信系统的性能测试中具有很高的应用价值。

A multi protocol high-speed pseudo-random signal loop test system based on FPGA

【技术实现步骤摘要】
一种基于FPGA的多协议高速伪随机信号回环测试系统
本专利技术属于信号检测领域，涉及一种基于FPGA的多协议高速伪随机信号回环测试系统。
技术介绍
随着通信系统速度的不断提高，对测试系统也提出了更高的要求，往往需要测试系统能够产生100Gb/s以上的测试数据流，并且能够实时检测通信速率、误码率等性能指标。FPGA以其高速并行处理能力在数字信号处理、高速通信、人工智能等领域获得了广泛的应用。随着FPGA技术的不断发展，芯片内部集成高速串行收发器已经成为主流，这为产生高速数据流提供了硬件基础。对于大多数现有的高速通信系统而言，待传输数据一般是以确定的数据流协议通过QSFP(四通道小型光纤可插拔收发器)或者SFP(单通道小型光纤可插拔收发器)传入通信系统中。一个确定的通信系统，其通过SFP或者QSFP的物理层数据流协议(如MAC、Aurora等)是固定的。对于测试系统而言，其必须产生与被测系统相同协议的数据流才能进行性能指标测试。由于通信系统数据接口的随机性和复杂性，现有的大多数测试系统都是根据需求而定制的，一般只支持单一协议和单一测试模式，重复利用率低，而市场上满足要求的测试系统价格往往比较昂贵。
技术实现思路
为解决上述问题，本专利技术提出一种成本低、多协议数据流可选择、多测试模式可选择、可实时显示性能参数的回环测试系统，具体技术方案为：一种基于FPGA的多协议高速伪随机信号回环测试系统，包括FPGA部分和上位机部分，其中，所述FPGA部分与上位机部分通过USB接口连接，FPGA部分包括FPGA芯片、两个四通道小型光纤可插拔收发器、八个单通道光纤可插拔收发器、双通道的USB芯片和可编程晶振，FPGA芯片通过USB芯片经USB接口与上位机部分通信，可编程晶振的输出由上位机部分控制，与FPGA芯片的一致，四通道小型光纤可插拔收发器和单通道光纤可插拔收发器均分别与FPGA芯片和上位机部分连接；所述上位机部分包括流速控制模块、随机数种子生成模块、数据流流向定义模块、可编程晶振控制模块、速率误码率计算模块、数据流协议重定义模块、USB数据组帧模块、USB数据解帧模块、USB驱动和图形用户界面显示模块。优选地，所述FPGA芯片包括USB控制器、数据产生模块、数据检测模块、高速串行协议IP核和高速串行收发器；所述数据产生模块包括种子生成单元、伪随机数产生单元、流速控制单元和数据输出控制单元，所述数据检测模块包括数据输入控制单元、流速测量单元和误码率测量单元；伪随机数产生单元采用线性反馈移位寄存器来产生伪随机数，流速控制单元通过在数据传送周期内插入延时来进行流速控制，数据控制输出单元控制不同路径的数据流输出，数据输入控制单元控制不同测试模式数据输入，流速测量单元检测接收数据流速率，误码率测量单元通过将接收端相同伪随机数种子产生的伪随机数序列与接收到的发送端的伪随机数序列相比对，求得误码率。优选地，所述上位机部分进行收发速率和误码率的显示、流速控制、随机数种子生成、数据流流向自定义和数据流协议重定义，所述流速控制模块产生用户所需的数据流速；速率误码率计算模块将FPGA部分通过USB接口上传给上位机部分的速率和误码率数据进行相应计算，再将计算结果传给图形用户界面显示模块进行显示；随机数种子生成模块生成不同随机数样式的随机数种子，以满足测试的随机性；数据流流向定义模块控制测试数据流的回环模式；数据流协议重定义模块通过上位机部分重新配置FPGA文件来产生用户所需的数据流协议；USB数据组帧模块和USB数据解帧模块处理上传和下发的USB数据；可编程晶振控制模块产生相应数据流协议对应的高速串行收发器所需的参考时钟；USB驱动连接上位机部分和USB芯片；图形用户界面显示模块生成上位机界面。优选地，所述FPGA芯片包括XCKU040-FFVA1156-2I。优选地，所述USB芯片包括双通道，其中一个通道传输USB数据帧，另一通道实现USB转JTAG协议，为上位机部分配置FPGA部分提供硬件基础。优选地，所述可编程晶振的编程范围，至少包含所有高速串行协议IP核所需要的输入参考时钟。优选地，所述FPGA芯片至少包括16个高速串行收发器。优选地，两个所述四通道小型光纤可插拔收发器之间进行自回环测试和互回环测试。优选地，八个所述单通道光纤可插拔收发器之间进行自回环测试、互回环测试和一对多互回环测试。优选地，所述USB芯片包括FT2232H。与现有技术相比，本专利技术的有益效果如下：1.本专利技术成本较低，功能相对齐全，具备8个SFP和2个QSFP，理论上可产生高于100Gb/s伪随机数据流，可根据用户需求改变数据流协议，因此可实现一般的高速通信系统性能参数测量，并配有上位机软件，操作较为简便。2.本专利技术利用线性反馈移位寄存器(LFSR)来产生伪随机数序列，用户可通过上位机软件改变伪随机数输入种子，以获得不同伪随机数，使测试数据更具有一般性，测试结果更具有说服力。3.使用本专利技术的用户可以通过上位机改变输出数据流协议，具体实施方法是通过FT2232H通道B的JTAG接口对FPGA进行重新配置，通过FT2232H通道A改变可编程晶振输出，用户可以通过本专利技术提供的上位机软件一键配置数据流协议。4.本专利技术的SFP或者QSFP均提供自回环测试和互回环一对一、一对多测试，这使得单接口通信系统或者多接口通信系统均可使用本专利技术。附图说明图1为本专利技术具体实施例的基于FPGA的多协议高速伪随机信号回环测试系统的结构框图；图2为本专利技术具体实施例的基于FPGA的多协议高速伪随机信号回环测试系统的上位机部分结构框图；图3为本专利技术具体实施例的基于FPGA的多协议高速伪随机信号回环测试系统的上位机界面图；图4为本专利技术具体实施例的基于FPGA的多协议高速伪随机信号回环测试系统的USB芯片连接示意图；图5为本专利技术具体实施例的基于FPGA的多协议高速伪随机信号回环测试系统使用的线性反馈移位寄存器(LFSR)的电路原理图；图6为本专利技术具体实施例的基于FPGA的多协议高速伪随机信号回环测试系统使用的线性反馈移位寄存器(LFSR)的仿真波形图；图7为本专利技术具体实施例的基于FPGA的多协议高速伪随机信号回环测试系统的USB数据帧结构示意图；图8为本专利技术具体实施例的基于FPGA的多协议高速伪随机信号回环测试系统所支持的三种回环测试模式示意图。具体实施方式为了使本专利技术的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本专利技术进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本专利技术，并不用于限定本专利技术。相反，本专利技术涵盖任何由权利要求定义的在本专利技术的精髓和范围上做的替代、修改、等效方法以及方案。进一步，为了使公众对本专利技术有更好的了解，在下文对本专利技术的细节描述中，详尽描述了一些特定的细节部分。对本领域技术人员来说没有这些细节部分的描述也可以完全理解本专利技术。参见图1-4本文档来自技高网...

【技术保护点】
1.一种基于FPGA的多协议高速伪随机信号回环测试系统，其特征在于，包括FPGA部分和上位机部分，其中，/n所述FPGA部分与上位机部分通过USB接口连接，FPGA部分包括FPGA芯片、两个四通道小型光纤可插拔收发器、八个单通道光纤可插拔收发器、双通道的USB芯片和可编程晶振，FPGA芯片通过USB芯片经USB接口与上位机部分通信，可编程晶振的输出由上位机部分控制，与FPGA芯片的一致，四通道小型光纤可插拔收发器和单通道光纤可插拔收发器均分别与FPGA芯片和上位机部分连接；所述上位机部分包括流速控制模块、随机数种子生成模块、数据流流向定义模块、可编程晶振控制模块、速率误码率计算模块、数据流协议重定义模块、USB数据组帧模块、USB数据解帧模块、USB驱动和图形用户界面显示模块。/n

【技术特征摘要】
1.一种基于FPGA的多协议高速伪随机信号回环测试系统，其特征在于，包括FPGA部分和上位机部分，其中，
所述FPGA部分与上位机部分通过USB接口连接，FPGA部分包括FPGA芯片、两个四通道小型光纤可插拔收发器、八个单通道光纤可插拔收发器、双通道的USB芯片和可编程晶振，FPGA芯片通过USB芯片经USB接口与上位机部分通信，可编程晶振的输出由上位机部分控制，与FPGA芯片的一致，四通道小型光纤可插拔收发器和单通道光纤可插拔收发器均分别与FPGA芯片和上位机部分连接；所述上位机部分包括流速控制模块、随机数种子生成模块、数据流流向定义模块、可编程晶振控制模块、速率误码率计算模块、数据流协议重定义模块、USB数据组帧模块、USB数据解帧模块、USB驱动和图形用户界面显示模块。


2.根据权利要求1所述的系统，其特征在于，所述FPGA芯片包括USB控制器、数据产生模块、数据检测模块、高速串行协议IP核和高速串行收发器；所述数据产生模块包括种子生成单元、伪随机数产生单元、流速控制单元和数据输出控制单元，所述数据检测模块包括数据输入控制单元、流速测量单元和误码率测量单元；伪随机数产生单元采用线性反馈移位寄存器来产生伪随机数，流速控制单元通过在数据传送周期内插入延时来进行流速控制，数据控制输出单元控制不同路径的数据流输出，数据输入控制单元控制不同测试模式数据输入，流速测量单元检测接收数据流速率，误码率测量单元通过将接收端相同伪随机数种子产生的伪随机数序列与接收到的发送端的伪随机数序列相比对，求得误码率。


3.根据权利要求1所述的系统，其特征在于，所述上位机部分进行收发速率和误码率的显示、流速控制、随机数种子生成、数据流流向自定义和数据流协议重定义，所述流速控制模块产...

【专利技术属性】
技术研发人员：程知群，尉倞浩，刘国华，田刚，
申请(专利权)人：杭州电子科技大学富阳电子信息研究院有限公司，
类型：发明
国别省市：浙江;33