锁相环路电路制造技术

一种锁相环路电路包括具有多条操作曲线且适于生成输出信号(FOSC)的振荡器(308)。在校准状态中，振荡器(308)被修整到用于在正常操作状态中使用的操作曲线。锁相环路电路还包括相位/频率检测器(302)，该相位/频率检测器适于基于输入信号(FIN)和基于输出信号(FOSC)生成的反馈信号(FDIV)生成至少一个误差信号(FE)。锁相环路电路还包括环路滤波器(303)，该环路滤波器适于基于至少一个误差信号(FE、UP、DOWN)生成环路滤波器信号(VLF)，环路滤波器信号(VLF)在正常操作状态中被施加给振荡器(308)。锁相环路电路还包括校准电路(312)，该校准电路适于基于至少一个误差信号将振荡器(308)修整到用于正常操作状态中使用的操作曲线。

PLL circuit

【技术实现步骤摘要】
【国外来华专利技术】锁相环路电路本专利技术涉及一种锁相环路电路，其包括可在校准状态期间被修整的振荡器。压控振荡器(也缩写为VCO)是其振荡频率由电压输入来控制的电子振荡器。VCO可以是锁相环路(也缩写为PLL)的一部分，锁相环路是生成输出信号的控制系统，该输出信号的相位与输入信号的相位相关。由于设备制造中的变化，压控振荡器特征曲线(也称作操作曲线)可在不同的VCO之间是不同的。例如，如图3中示例示出的操作曲线能够向上或向下偏移到左或右，甚至具有不同的斜率。而且它们也不一定是线性的。因此，对于一些应用，不同PLL中的VCO可能会需要用不同的数字控制输入数值N来修整，以选择对于所期望的输出频率合适的VCO操作曲线。常规地，在工厂中测试每个VCO以确定其操作曲线组的特征，以预先确定对于不同的所期望的输出频率，哪些数字控制输入数值是合适的。当对于特定应用选择特定VCO时，将合适的修整设定(即对应于所期望的输出频率的特定数字控制输入数值N)永久性地刻录到设备中，例如通过烧断熔断片。VCO的该工厂测试和硬连线增加制造PLL的成本。它还将每个PLL的操作频率范围限制于所永久性选择的操作曲线。替代地，可设置自校准振荡器。Dai等人的美国专利号6859073B1描述了一种使用两个计数器和状态机来实现自校准的自校准锁相环路设计。Welson等人的美国专利号5942949A描述了两种方式来实现自校准锁相环路。一种方式是使用状态机和计时器来实现自校准。另一种方式是使用双路径来实现自校准。在该文献中，可修整锁相环路使用状态机、计时器和逆变器。该实施的基础方面在于，为PLL设计具有多条操作曲线的振荡器。在PLL自校准操作期间，振荡器被自动修整到合适的振荡器操作曲线，以用于在正常PLL操作期间使用。在特定实施例中，PLL是电荷泵PLL，其包括基于比较输入信号和PLL反馈信号生成误差信号的相位/频率检测器(也缩写为PFD)，生成对应于误差信号的电荷量的电荷泵，累加电荷量以生成环路滤波器电压的环路滤波器，和压控振荡器，其中VCO输出信号用于生成PLL反馈信号。在正常PLL操作期间，将环路滤波器电压施加给VCO的电压输入。在PLL自校准操作期间，设置在环路滤波器中和位于环路滤波器与VCO之间的开关是打开的，且设置在VCO与参考电压之间的开关是闭合的。在该设置下，状态机将数字控制输入数值序列施加给VCO以选择不同的VCO操作曲线，直至找到对于当前PLL应用合适的操作曲线。在不同的实施例中，状态机使用不同的信号来确定序列中的每个操作曲线的中心频率高于还是低于对于VCO所期望的标称操作频率，并选择一条这样的操作曲线用于在正常操作中使用。由于VCO不被永久性修整，因此PLL能够被使用并且然后重新用于不同的应用，在不同的标称频率下操作。每次给PLL加电，VCO将被修整到当前合适修整设定。而且，任何时候将合适的重置信号施加给PLL，都可重复PLL自校准操作。该校准能够通过也在该文献中提及的另外的不同的拓扑结构来实现。这些设计的缺陷在于，电荷泵给低通滤波器充电需要一定时长，或在于，在校准过程期间需要额外的相位/频率检测器。为了弥补上述缺陷，提供一种经改善的锁相环路电路。该锁相环路电路包括：-振荡器，具有多条操作曲线且适于生成输出信号，其中，在校准状态中，振荡器被修整到用于在正常操作状态中使用的操作曲线；-相位/频率检测器，适于基于输入信号和反馈信号生成至少一个误差信号，反馈信号是基于输出信号生成的；-环路滤波器，适于基于至少一个误差信号生成环路滤波器信号，该环路滤波器信号在正常操作状态中被施加给振荡器；-校准电路，适于基于该至少一个误差信号将振荡器修整到用于在正常操作状态中使用的操作曲线。振荡器是产生周期性的、具有一频率的振荡电子信号的电子电路；该信号可以是正弦波或方波信号。振荡器可以是压控振荡器，其振荡频率受电压输入控制。在正常操作模式中，相位/频率检测器比较输出信号的相位和输入信号的相位，将振荡器调节为维持匹配的相位。环路滤波器确定环路动态并应管理环路的稳定性；在正常操作模式中，其输出信号控制振荡器。校准电路是自动地将振荡器修整到对于在正常操作状态中使用的合适的振荡器操作曲线的自校准电路。在校准状态中，校准是基于所述至少一个误差信号来执行的，该误差信号指示与一条操作曲线的中心频率对应的输出信号的频率和输入信号的频率是否匹配。要指出的是，这样的频率匹配可以基于信号之间的变化的相移来检测。本专利技术提供对于常规PLL的优点。由于VCO在加电时被自动地修整到合适的操作曲线，因此无需在工厂中修整VCO。也无需为不同的应用保持不同的VCO存货，这是因为每个VCO将自动地被修整到对于特定应用合适的修整设定。而且，由于VCO没有被永久性地修整，PLL能够被使用并然后再次用于不同应用，在不同标称频率下操作。每次给PLL加电，VCO将被修整到当前合适的修整设定。而且，任何时候将合适的重置信号施加给PLL，都可重复PLL自校准操作。本专利技术的另一优点在于，需要给PLL的常规设计添加非常少的额外构件来实现本专利技术的自校准PLL，这避免不良地影响敏感的模拟环路性能的风险。为了避免需要使用额外的相位/频率检测器，本专利技术仅直接使用PLL的相位/频率检测器来实现自校准。使用误差信号作为修整的基础的方法增强自校准过程的效率。通过该新的自校准拓扑结构，能够实施顺序搜索和二进制搜索两者，这为定制应用提供灵活性。而且，可通过数字电路来完整地实施整个电路，避免不良地影响整个PLL系统的敏感的模拟部件。所述创造性的PLL电路可由集成电路构成。所述锁相环路电路的一个实施例还包括适于提供反馈信号的反馈分频器，输出信号被施加给反馈分频器。位于反馈路径中或参考路径中或两者中的这样的分频器可使得输出信号频率是输入信号的参考频率的倍数。锁相环路电路优选地包括耦合在环路滤波器与振荡器之间的第一开关，该第一开关在正常操作状态期间处于导通状态中，并在校准状态期间处于非导通状态中。第二开关耦合在振荡器与用于提供参考信号的电路或终端之间，第二开关在正常操作状态期间处于非导通状态中，并在校准状态期间处于导通状态中。第一和第二开关允许在正常操作状态的配置与校准状态的配置之间切换。所述至少一个误差信号可包括第一误差信号和第二误差信号。第一误差信号指示反馈信号和输入信号中的一个是否滞后于反馈信号和输入信号中的另一个以及滞后程度。第二误差信号指示反馈信号和输入信号中的一个是否领先于反馈信号和输入信号中的另一个以及领先程度。换句话说，误差信号指示反馈信号相对于输入信号的领先和滞后，反之亦然。对PLL的校准直接使用相位/频率检测器的误差信号来执行校准，而非常规地使用低通滤波器加载的电压或额外的路径。为了消除由于对低通滤波器充电造成的等待时间的时期，本专利技术直接使用误差信号(可称作相位/频率检测器的上行和下行脉冲信号)，而非使用低通滤波器的稳定电压来实现自校准。校准电路可包括适于给振荡器提供控制字序列并为振荡器选择修整设定的状态机，其中，所选择的控制字最好地适于本文档来自技高网...

【技术保护点】
1.一种锁相环路电路，包括：/n-振荡器(308)，具有多条操作曲线且适于生成输出信号(FOSC)，其中，在校准状态中，所述振荡器(308)被修整到用于在正常操作状态中使用的操作曲线；/n-相位/频率检测器(302)，适于基于输入信号(FIN)和反馈信号(FDIV)生成至少一个误差信号(FE、UP、DOWN)，所述反馈信号是基于所述输出信号(FOSC)生成的；/n-环路滤波器(303)，适于基于所述至少一个误差信号(FE、UP、DOWN)生成环路滤波器信号(VLF)，所述环路滤波器信号(VLF)在所述正常操作状态中被施加给所述振荡器(308)；/n-校准电路(312)，适于基于所述至少一个误差信号将所述振荡器(308)修整到用于在所述正常操作状态中使用的操作曲线。/n

【技术特征摘要】
【国外来华专利技术】20170802 EP 17184454.11.一种锁相环路电路，包括：
-振荡器(308)，具有多条操作曲线且适于生成输出信号(FOSC)，其中，在校准状态中，所述振荡器(308)被修整到用于在正常操作状态中使用的操作曲线；
-相位/频率检测器(302)，适于基于输入信号(FIN)和反馈信号(FDIV)生成至少一个误差信号(FE、UP、DOWN)，所述反馈信号是基于所述输出信号(FOSC)生成的；
-环路滤波器(303)，适于基于所述至少一个误差信号(FE、UP、DOWN)生成环路滤波器信号(VLF)，所述环路滤波器信号(VLF)在所述正常操作状态中被施加给所述振荡器(308)；
-校准电路(312)，适于基于所述至少一个误差信号将所述振荡器(308)修整到用于在所述正常操作状态中使用的操作曲线。


2.根据权利要求1所述的锁相环路电路，还包括适于提供所述反馈信号(FDVI)的反馈分频器(310)，所述输出信号(FOSC)被施加给所述反馈分频器(310)。


3.根据权利要求1或2所述的锁相环路电路，还包括：
-第一开关(305)，耦合在所述环路滤波器(303)与所述振荡器(308)之间，所述第一开关(305)在所述正常操作状态期间处于导通状态中，并在所述校准状态期间处于非导通状态中；
-第二开关(307)，耦合在所述振荡器(308)与用于提供参考信号的电路(314)或终端之间，所述第二开关(307)在所述正常操作状态期间处于非导通状态中，并在所述校准状态期间处于导通状态中。


4.根据上述权利要求中任一项所述的锁相环路电路，
其中，所述至少一个误差信号(FE、UP、DOWN)包括：
-第一误差信号(UP)，指示所述反馈信号(FDIV)和所述输入信号(FIN)中的一个是否滞后于所述反馈信号(FDIV)和所述输入信号(FIN)中的另一个以及滞后程度，和
-第二误差信号(DOWN)，指示所述反馈信号(FDIV)和所述输入信号(FIN)中的一个是否领先于所述反馈信号(FDIV)和所述输入信号(FIN)中的另一个以及领先程度。


5.根据上述权利要求中任一项所述的锁相环路电路，
其中，所述校准电路(312)包括状态机(406)，所述状态机适于给所述振荡器(308)提供控制字序列(Cal)，并在所述校准状态中为所述振荡器(308)选择修整设定。


6.根据权利要求5所述的锁相环路电路，其中，所述状态机(406)适于基于所述反馈信号(FDIV)和所述输入信号(FIN)中的一个是否领先于所述反馈信号(FDIV)和所述输入信号(FIN)中的另一个或所述反馈信号(FDIV)和所述输入信号(FIN)中的一个是否滞后于所述反馈信号(FDIV)和所述输入信号(FIN)中的另一个来提供所述控制字序列(Cal)并选择所述修整设定。


7.根据权利要求5或6所述的锁相环路电路，还包括耦合在所述状态机(406)的上游的采样装置(404、410)，所述采样装置(404、410)适于提供采样信号，所述采样信号指示所述反馈信号(FDIV)和所述输入信号(FIN)中的一个是否领先于所述反馈信号(FDI...

【专利技术属性】
技术研发人员：陈佳声，格雷戈·沙特茨贝格尔，
申请(专利权)人：AMS有限公司，
类型：发明
国别省市：奥地利;AT