基于SDIO接口的嵌入式多CPU互联电路、互联方法及驱动方法技术

技术编号:23710140 阅读:31 留言:0更新日期:2020-04-08 12:08
本发明专利技术提出了基于SDIO接口的嵌入式多CPU互联电路、互联方法及驱动方法,所述互联电路包括由多片CPU构成的CPU组和一个隔离加速单元,每一片CPU与隔离加速单之间通过两组收、发独立的SDIO通道和专用的收、发中断连接,所述的CPU组与宿主机、内网和外网连接;互联方法包括初始化步骤、寄存器配置步骤、数据传输步骤以及中断实现步骤;驱动方法包括:S1:注册一个网卡设备;S2:对SDIO设备进行初始化;S3:请求必要的系统资源,并告诉网卡设备开始工作;S4:当输入设备将数据准备好或输出设备可接收数据时,向CPU发出中断请求,以进行数据传输;本发明专利技术避免收发总线复用以及嵌入式CPU端采用查询处理带来的CPU占用率高的问题,解决了总线利用率低和通道拥塞的缺点。

Embedded multi CPU interconnection circuit, interconnection method and driving method based on SDIO interface

【技术实现步骤摘要】
基于SDIO接口的嵌入式多CPU互联电路、互联方法及驱动方法
本专利技术涉及网络隔离领域,尤其涉及基于SDIO接口的嵌入式多CPU互联电路、互联方法及驱动方法。
技术介绍
随着网络技术的深入应用,为应对新型网络攻击手段和高安全度网络对安全的特殊需求,“网络隔离技术”应用而生,通过将有害的网络安全威胁隔离开来,保障数据信息在可信网络内完成交互;目前,通用的网络隔离技术都是以访问控制思想为策略,物理隔离为基础;专用嵌入式硬件隔离技术是网络隔离技术的核心,主要包括内网处理单元,外网处理单元,专用隔离交换单元三大部分;其硬件设计涉及到多片嵌入式CPU之间的信息交互,如何以最小的硬件资源占用实现高速性能是设计的关键。一般采用专用嵌入式CPU或FPGA作为网络隔离业务主处理单元,提供必要的数据通道路由及业务加速功能,与之互联的多片嵌入式CPU完成内、外网及安全策略管控功能;采用传统的低速嵌入式互联方式如I2C、SPI等,虽然互联结构简单,但是互联性能太低,无法满足通用网络应用需求,而采用并行的同步、异步总线互联方式性能较高,但需要完成包括片选、地址、数据在内的多组信号互联,硬件互联结构复杂,对隔离CPU或FPGA的用户IO数量提出了很高的要求,另外信号间串扰对板级布线也提出了较高要求。高速串行接口是当前主要趋势,如pcie、xaui,rgmii等,互联简单、通信速率高,但前提是隔离CPU或FPGA具备支持这种高速协议控制器或IP资源,另外涉及此类高速协议的协议栈处理较为复杂,实现难度大,调试工作量大;4线SDIO接口作为一种轻量级中低速存储、网络互联接口具有硬件连接简单、扩展性好、传送性能较高的优点。另外,该接口还支持CRC校验,提高了数据通信的可靠性。但标准的SDIO协议采用收发接口复用,在一定程度上降低了数据传输性能。
技术实现思路
本专利技术的目的在于,针对上述问题,提出基于SDIO接口的嵌入式多CPU互联电路,包括由多片CPU构成的CPU组和一个隔离加速单元,每一片CPU与隔离加速单之间通过两组收、发独立的SDIO通道和专用的收、发中断连接,所述的CPU组与宿主机、内网和外网连接。进一步的,所述隔离加速单元为CPU或FPGA。进一步的,所述CPU为嵌入式CPU。进一步的,所述CPU组包括第一CPU、第二CPU和第三CPU,第一CPU与宿主机之间通过USB接口互通,完成策略管理功能;第二CPU通过网络通道与内网建立主体安全网络业务通道;第三CPU连接外网并建立通道。进一步的,所述收、发独立的SDIO通道包括相互独立的发送互联单元组和接受互联单元组。进一步的,所述发送互联单元组包括发送通道时钟信号、发送通道命令信号、发送通道数据传输线以及发送通道中断信号。进一步的,所述接受互联单元组包括接收通道时钟信号、接收通道命令信号、接收通道数据传输线以及接收通道中断信号。进一步的,所述发送通道数据传输线为双向4路传输线。进一步的,所述接收通道数据传输线为双向4路传输线。基于SDIO接口的嵌入式多CPU互联方法,包括由多片CPU构成的主机端和隔离加速单元组成的设备端,所述隔离加速单元为CPU或FPGA,包括如下步骤:初始化步骤:基于虚拟网卡驱动模型完成主机端SDIO接口驱动适配并生成主机端驱动,通过主机端驱动发送CMD5命令完成设备端初始化;寄存器配置步骤:主机端驱动通过CMD52命令对CCCR寄存器组中相关的寄存器进行配置,设备端用R5响应包对主机端驱动发送的CMD52命令做出响应;数据传输步骤:在初始化后主机端通过CMD52命令配置CCCR相应寄存器传输数据块大小,设备端通过附带CRC校验值的数据块和主机端驱动发送的CMD53命令完成主机端至设备端的用户数据包传输;中断实现步骤:设备端通过设置Int有效,触发主机端进行读、写数据操作。进一步的,采用FPGA作为隔离加速单元以获取更高的隔离业务加速性能,使FPGA实现基于SDIO协议的设备端IP。进一步的,所述设备端IP可配置成接收模式或发送模式,设备端IP接收CMD5命令,并激活设备端IO功能,以使能响应所有命令,所述IO功能使能将保留至硬复位、重新上电或主机端驱动通过CMD52命令写入软复位控制位为止。进一步的,所述设备端初始化包括如下步骤:判断设备端接收命令是否为CMD5,如果是则通过R4返回包响应CMD5命令以完成初始化并使能响应所有命令,否则保留非激活状态且不响应除CMD5之外的其他命令。进一步的,所述寄存器包括支持的SDIO版本,设备支持IO电平标准、SDIO是否支持块传送模式,支持的传输块大小、是否支持中断机制。进一步的,所述数据传输步骤具体子步骤如下:主机端驱动通过CMD53命令通知设备端此次传输数据的起始地址和数据量,设备端设置好相应的控制信息后,返回R5给主机端;主机端收到正确的R5响应后,通过DAT0-3发起数据传输,主机端驱动将根据传输数据量自动发起块模式或字节模式的传输;当传输的数据大于一个数据块时,自动以块模式进行传输,传输过程中每一个数据块作为一个传输burst并附带CRC校验值;设备端收到一个burst块后进行CRC校验并通过DAT0返回特定标识以响应主机端此次传输是否成功;当所有整块数据传输完成后,主机端再次发起CMD53命令以字节模式将剩余数据传输完成。进一步的,当一次完整的数据传输由多个数据块完成时,每一个数据块传输均附带CRC校验值;当某个数据块传输错误,主机端驱动将发起此数据块的重传。进一步的,所述中断实现步骤中,CMD53命令与专用中断控制信号配合传输;下行通道数据传输时,主机端等待Int触发,设备端RX_Buf空闲时设置Int有效,主机端驱动发起中断处理并进入写数据动作,完成后跳出中断;设备端同时作清中断动作;上行通道数据传输时,设备端在TX_Buf有数据时设置Int有效,触发主机端进入读数据动作,主机端完成所有数据读取后跳出中断;设备端及时清除Int。进一步的,主机端读数据动作为设备端把数据驱动到DAT线上;写数据动作为主机端把数据驱动到DAT线上,且设备端需通过DAT0反馈每次CRC校验结果。基于SDIO接口的嵌入式多CPU驱动方法,用于对互联电路中的嵌入式多CPU进行驱动,CPU组一侧为LINUX操作系统,隔离加速单元被视为网卡,采用Linux网络设备驱动模型,完成用户数据包在网络媒介上的发送和接收。进一步的,所述方法包括以下步骤:S1:注册一个网卡设备;S2:对SDIO设备进行初始化;S3:请求必要的系统资源,并告诉网卡设备开始工作;S4:当输入设备已将数据准备好或者输出设备可以接收数据时,向CPU发出中断请求,使CPU暂停下目前的工作和外设进行一次数据传输。进一步的,所述步骤S1包括如下子步骤:S11:通过网络子系统提供的alloc_netde本文档来自技高网
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【技术保护点】
1.基于SDIO接口的嵌入式多CPU互联电路,其特征在于,包括由多片CPU构成的CPU组和一个隔离加速单元,每一片CPU与隔离加速单之间通过两组收、发独立的SDIO通道和专用的收、发中断连接,所述的CPU组与宿主机、内网和外网连接。/n

【技术特征摘要】
1.基于SDIO接口的嵌入式多CPU互联电路,其特征在于,包括由多片CPU构成的CPU组和一个隔离加速单元,每一片CPU与隔离加速单之间通过两组收、发独立的SDIO通道和专用的收、发中断连接,所述的CPU组与宿主机、内网和外网连接。


2.如权利要求1所述的基于SDIO接口的嵌入式多CPU互联电路,其特征在于,所述CPU为嵌入式CPU。


3.如权利要求2所述的基于SDIO接口的嵌入式多CPU互联电路,其特征在于,所述CPU组包括第一CPU、第二CPU和第三CPU,第一CPU与宿主机之间通过USB接口互通,完成策略管理功能;第二CPU通过网络通道与内网建立主体安全网络业务通道;第三CPU连接外网并建立通道。


4.如权利要求1所述的基于SDIO接口的嵌入式多CPU互联电路,其特征在于,所述收、发独立的SDIO通道包括相互独立的发送互联单元组和接受互联单元组。


5.如权利要求4所述的基于SDIO接口的嵌入式多CPU互联电路,其特征在于,所述发送互联单元组包括发送通道时钟信号、发送通道命令信号、发送通道数据传输线以及发送通道中断信号。


6.如权利要求4所述的基于SDIO接口的嵌入式多CPU互联电路,其特征在于,所述接受互联单元组包括接收通道时钟信号、接收通道命令信号、接收通道数据传输线以及接收通道中断信号。


7.如权利要求5所述的基于SDIO接口的嵌入式多CPU互联电路,其特征在于,所述发送通道数据传输线为双向4路传输线。


8.如权利要求6...

【专利技术属性】
技术研发人员:索艳滨邹式论卿辉刘鸿宇
申请(专利权)人:四川卫士通信息安全平台技术有限公司
类型:发明
国别省市:四川;51

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