用于量子位的衬底设计制造技术

本公开的实施例提出量子位衬底以及其制造方法和相关装置组件。在本公开的一个方面中，量子位衬底包括掺杂半导体材料的基础衬底，以及在基础衬底上的基本本征半导体材料的层。以这种方式设计量子位衬底允许改进其上提供的量子位的相干时间，然而同时是足够机械稳健的，使得它可以有效地用于大规模制造。

【技术实现步骤摘要】
【国外来华专利技术】用于量子位的衬底设计
本公开通常涉及量子计算领域，并且更特别地，涉及用于容纳量子位装置和电路的衬底，并且涉及其制造方法。
技术介绍
量子计算涉及与使用量子机械现象来操纵数据的计算系统有关的研究领域。这些量子机械现象，诸如叠加（其中，量子变量可以同时以多个不同状态而存在）和纠缠（其中，多个量子变量具有相关状态，而不考虑它们之间在空间或时间上的距离），在经典计算世界中不具有类似物（analog），并且因此不能用经典计算装置来实现。量子计算机使用所谓的量子位（quantumbit），称为量子位（qubit）（术语“位”和“量子位”两者通常可互换地指它们保持的值以及指存储值的实际装置）。类似于经典计算机的位，在任何给定时间，量子位可以是0或1。然而，与经典计算机的位相反，量子位也可以同时是0和1，这是量子态叠加的结果——独特地量子机械现象。纠缠也有助于量子位的独特性质，因为到量子处理器的输入数据可以在纠缠量子位之间展开，从而也允许展开对该数据的操纵：向一个量子位提供输入数据导致该数据被第一量子位与其纠缠的其它量子位所共享。与完善建立并彻底研究的经典计算机相比，量子计算仍然处于初期，其中固态量子处理器中的最高量子位数量当前为约10。主要挑战之一在于保护量子位不发生退相干（decoherence），使得它们可以在其信息保持状态中停留足够长以执行必要的计算并读出结果。附图说明通过以下详细描述结合附图将容易理解实施例。为了促进本说明，相似的参考标号‎表示相似的结构元件。在附图的各图中，通过‎示例而非通过限制的方式示出实施例。图1提供根据本公开的一些实施例的示例性量子位衬底的示意图。图2提供根据本公开的一些实施例的示例性量子位装置封装的示意图，该示例性量子位装置封装使用第一级互连将具有多个导电通孔的量子位衬底耦合到封装衬底。图3是根据本公开的各种实施例的制造量子位衬底的说明性方法的流程图。图4A和图4B是可以包括本文中公开的任何量子位衬底的晶片和管芯的顶视图。图5是可以包括本文中公开的任何量子位衬底的装置组件的截面侧视图。图6是根据各种实施例的可以包括本文中公开的任何量子位衬底的示例量子计算装置的框图。具体实施方式概述如上简述，量子计算或量子信息处理指与使用量子机械现象来操纵数据的计算系统有关的研究领域。量子机械现象的一个示例是量子叠加的原理，其主张可将任何两个或更多个量子态加在一起，即叠加，以产生另一个有效量子态，并且可将任何量子态表示为两个或更多个其它不同状态的和。量子纠缠是量子机械现象的另一个示例。纠缠是指粒子群以一个粒子的状态变得与其它粒子的状态缠绕的方式生成或相互作用。此外，不能独立地描述每个粒子的量子态。相反，量子态是作为整体针对纠缠的粒子群给出的。量子机械现象的又一个示例有时被描述为“坍缩（collapse）”，因为它主张当我们观察（测量）粒子时，我们不可避免地改变它们的性质，因为一旦观察到，粒子便停止处于叠加或纠缠的状态（即，通过试图判断关于粒子的任何事物，我们坍缩它们的状态）。简言之，叠加假定给定的粒子可以同时处于两个状态，纠缠假定两个粒子可以是相关的，因为它们能够立即协调它们的状态，而不考虑它们之间在空间和时间上的距离，并且坍缩假定当某人或某物观察粒子时，某人或某物不可避免地改变粒子的状态和它与其它粒子的纠缠。这些独特的现象使得量子计算机中的数据操纵与经典计算机（即，使用经典物理学现象的计算机）中的数据操纵显著不同。因此，工业和学术界两者继续集中于寻找新的和改进的物理系统，其功能性可以接近理论上设计的量子位所预期的那样。用于实现迄今为止已经探索的量子位的物理系统包括例如超导量子位（例如，传输子（transmon）量子位或简单地“传输子”）、包括使用量子点制成的那些的半导体量子位（例如，自旋量子位和电荷量子位）、光子极化量子位、单个陷获离子（trappedion）量子位等。同样如上简述，保护量子位不发生退相干仍然是挑战。为此，用于构建量子电路的材料、结构和制造方法持续地集中于减少被认为是量子位退相干的主要来源的伪（spurious）（即，非故意的和不期望的）两级系统（TLS），其中，通常如在量子机械中所使用的那样，两级（也称为“两状态”）系统是可以存在于两个独立的和物理上可区分的量子状态的任何量子叠加中的系统。特别地，使用基本本征（即基本非掺杂）半导体材料（例如硅）的衬底，以用于容纳各种量子位装置和电路已经显示出对于最小化量子位退相干和延长量子位寿命而言是有利的。这种效应可归因于通过使用本征半导体衬底来减少量子位对TLS的暴露和电荷噪声。而且，掺杂剂、非故意粒子和陷获电荷的存在可以改变半导体量子位中电子的静电环境，这可以降低量子位性能。最小化掺杂剂的存在可以减少对势能形貌的破坏（disruption），所述势能形貌可以是用于控制半导体量子位的物理位置以及量子位之间的相互作用的手段之一。由于这些原因中的至少一些，在实验室规模上制造的量子电路通常使用本征硅衬底。然而，这种衬底非常脆弱。因此，虽然对于实验室使用是足够的，但是如果量子位装置的制造被扩展到工业规模，则不能使用本征硅衬底，因为它们可能容易在由前沿（leadingedge）装置制造商使用的工艺工具中损坏。机械稳健性是为什么这些制造商通常使用掺杂的硅衬底以用于在各种经典计算应用中构建装置和电路的原因之一。不幸的是，这种掺杂的硅衬底不可以以直接的方式用于容纳量子位装置，因为掺杂的硅将显著地降低量子位寿命。本公开的实施例提出量子位衬底（即，衬底，在所述衬底上/在所述衬底中可以提供多个量子位/量子位装置），以及其制造方法和相关装置组件，其可以对上述缺点中的一个或多个进行改进。在本公开的一个方面中，提出一种量子电路组件，其包括量子位衬底和在量子位衬底上或在量子位衬底中提供的多个量子位。量子位衬底可包括掺杂半导体材料的基础衬底（basesubstrate）和在基础衬底上的基本本征半导体材料的层，所述掺杂半导体材料具有每立方厘米至少约1∙1014原子（原子∙cm-3）的掺杂剂浓度，即，基础衬底是掺杂半导体衬底，所述基本本征半导体材料具有小于约1∙1012原子∙cm-3的掺杂剂浓度。以这种方式设计（engineer）量子位衬底允许从在用于容纳量子位的衬底中使用本征半导体材料和掺杂半导体材料的优点中受益，同时减少它们各自的缺点。特别地，这种衬底可以改进其上提供的量子位（例如超导量子位或自旋量子位）的相干时间，然而同时，这种衬底是足够机械稳健的，使得它们可以有效地用于大规模制造。在下文中，如上所述的基本本征半导体材料将被简单地称为“本征半导体”。在本公开的上下文中，本征半导体可以包括任何非掺杂半导体材料或低掺杂半导体材料，这些材料被认为在量子位操作的典型温度（例如，目前是低温温度，尽管这种温度在将来可能升高）下具有低导电率。本领域技术人员将认识到，本征半导体层有时可能被非故意掺杂，例如，由于非故意杂质的添加（例如，由于氧化而导致的氧、处理室中的残本文档来自技高网...

【技术保护点】
1. 一种量子电路组件，包括：/n衬底；以及/n在所述衬底上或在所述衬底中的多个量子位，/n其中，所述衬底包括掺杂半导体材料的基础衬底和在所述基础衬底上的本征半导体材料的层，所述掺杂半导体材料具有每立方厘米至少1∙10

【技术特征摘要】
【国外来华专利技术】1.一种量子电路组件，包括：
衬底；以及
在所述衬底上或在所述衬底中的多个量子位，
其中，所述衬底包括掺杂半导体材料的基础衬底和在所述基础衬底上的本征半导体材料的层，所述掺杂半导体材料具有每立方厘米至少1∙1014原子（原子∙cm-3）的掺杂剂浓度，所述本征半导体材料具有小于1∙1012原子∙cm-3的掺杂剂浓度。


2.根据权利要求1所述的量子电路组件，其中，所述基础衬底是体硅衬底。


3.根据权利要求1所述的量子电路组件，其中，所述基础衬底具有低于100欧姆·厘米的电阻率。


4.根据权利要求1所述的量子电路组件，其中，所述本征半导体材料是本征硅或本征砷化镓。


5.根据权利要求1所述的量子电路组件，其中，所述本征半导体材料具有至少10000欧姆·厘米的电阻率。


6.根据权利要求1所述的量子电路组件，其中，所述本征半导体材料具有至少0.1微米的厚度。


7.根据权利要求1-6中的任一项所述的量子电路组件，其中，所述衬底还包括在所述基础衬底和所述本征半导体材料的所述层之间的导电材料的层。


8.根据权利要求7所述的量子电路组件，其中，所述导电材料包括掺杂半导体材料。


9.根据权利要求7所述的量子电路组件，其中，所述导电材料具有在0.02和0.5微米之间的厚度。


10.根据权利要求7所述的量子电路组件，其中，所述衬底还包括在所述导电材料的所述层和所述本征半导体材料的所述层之间的氧化物层。


11.根据权利要求10所述的量子电路组件，其中，所述氧化物层具有20和2000纳米的厚度。


12.根据权利要求7所述的量子电路组件，其中，所述衬底包括在所述本征半导体材料的所述层的第一面和相对的第二面之间延伸的多个导电通孔。


13.根据权利要求12所述的量子电路组件，其中，所述多个导电通孔中的每个的宽度小于100微米。


14.根据权利要求1-6中的任一项所述的量子电路组件，其中，所述衬底还包括在所述基础衬底的、与其上提供所述本征半导体材料的层的一侧相对的一侧上的机械支撑层，其中，所述机械支撑层是包括硅和氮的层并且具有在0.1和1微米之间的厚度。

【专利技术属性】
技术研发人员：JM罗伯茨，WT哈里逊，AA埃尔舍比尼，S佩莱拉诺，ZR约斯科维茨，L兰帕特，R皮拉里塞蒂，R考迪洛，HC乔治，NK托马斯，DJ米夏拉克，K辛格，JS克拉克，
申请(专利权)人：英特尔公司，
类型：发明
国别省市：美国;US