高速数据读出设备和使用其的CMOS图像传感器制造技术

高速数据读出设备和使用其的CMOS图像传感器。一种数据读出设备可包括：比较电路，其被构造为将像素信号与斜坡信号进行比较以生成比较结果；计数器阵列，其被构造为接收所述比较结果以从第一定时直至第二定时对各个时钟脉冲进行计数，以将所计数的时钟脉冲的数量转换为差分数据并通过差分数据线输出该差分数据；以及感测放大器阵列，其被构造为接收差分数据以基于判断时钟感测并放大差分数据。感测放大器阵列可包括复制延时器，该复制延时器被构造为基于读出定时来延迟判断时钟和预充电脉冲信号并在读出定时从计数器阵列读出数据。

High speed data readout device and CMOS image sensor using it

【技术实现步骤摘要】
高速数据读出设备和使用其的CMOS图像传感器
本专利文献中所公开的技术和实现方式涉及数据读出设备和图像传感器。
技术介绍
图像传感器使用感光像素来捕获图像并且可被实现为互补金属氧化物半导体(CMOS)图像传感器(CIS)装置。可取的是按照实现特定装置特征(包括例如高速读出、低功耗、低噪声级别等)的方式设计图像传感器。
技术实现思路
除了别的以外，本专利文献提供了用于通过使用复制延时器来增加感测放大器的噪声容限的高速数据读出设备的设计。本专利文献还提供了包括基于SRAM的计数器的图像感测装置。图像感测装置利用高速数据读出方案以使用复制延时器来增加感测放大器的噪声容限。在实施方式中，一种数据读出设备可包括：比较电路，其包括接收像素信号的输入端口以及接收斜坡信号的另一输入端口，该比较电路被构造为将像素信号与斜坡信号进行比较以生成比较结果；计数器阵列，其包括基于各个列地址布置的存储器，并被构造为基于字线使能信号来操作，该计数器阵列联接到比较电路以接收比较结果以从响应于字线使能信号确定的第一定时直至比较结果改变的第二定时对各个时钟脉冲进行计数，以将所计数的时钟脉冲的数量转换为差分数据并通过差分数据线输出差分数据；以及感测放大器阵列，其联接到差分数据线以基于预充电脉冲信号重置差分数据线并接收差分数据以基于判断时钟感测并放大差分数据，该感测放大器阵列包括复制延时器，该复制延时器被构造为基于读出定时来延迟判断时钟和预充电脉冲信号并在读出定时从计数器阵列读出数据。作为示例而非限制，感测放大器阵列可包括：地址采样器，其接收从数字定时发生器施加的列时钟以及列地址，该地址采样器对列地址进行采样并将所采样的列地址传送至计数器阵列；预充电脉冲发生器，其接收从数字定时发生器施加的列时钟并生成预充电脉冲信号；反相器，其将预充电脉冲发生器所生成的预充电脉冲信号反相以将反相的预充电脉冲信号作为字线使能信号传送至计数器阵列；以及感测放大器和预充电驱动器，其接收由复制延时器延迟的判断时钟和预充电脉冲信号以感测并放大从计数器阵列输入的差分数据信号，该感测放大器和预充电驱动器被构造为重置差分数据线。复制延时器被构造为接收预充电脉冲发生器所生成的预充电脉冲信号以考虑使字线使能信号斜升至期望的高电平所花费的时间来延迟判断时钟和预充电脉冲信号。计数器阵列可包括：多个地址解码器，其基于从感测放大器阵列接收的列地址来识别要选择哪一列；多个逻辑门，其基于从对应地址解码器发送来的信号将从感测放大器阵列接收的字线使能信号旁路(bypass)；以及多个寄存器，各个寄存器包括SRAM作为锁存器，该SRAM基于从逻辑门提供的字线使能信号来操作。例如，可为各个列提供地址解码器、逻辑门和寄存器。存储器可包括SRAM以形成基于SRAM的全局计数器。复制延时器可包括多条延时线以将判断时钟和预充电脉冲信号延迟不同的延迟量。在另一实施方式中，一种图像传感器可包括：像素阵列，其包括用于感测入射光以输出与入射光对应的像素信号的成像像素；行解码器，其在各条行线处选择并控制像素阵列内的成像像素；数据读出设备，其读出从像素阵列输出的像素信号并输出数据信号；以及控制电路，其控制行解码器和数据读出设备的操作。数据读出设备包括：比较电路，其包括接收像素信号的输入端口以及接收斜坡信号的另一输入端口，以将像素信号与斜坡信号进行比较并生成比较结果；计数器阵列，其包括基于各个列地址布置的存储器，并被构造为基于字线使能信号来操作，该计数器阵列联接到比较电路以接收比较结果以从响应于字线使能信号确定的第一定时直至比较结果改变的第二定时对各个时钟脉冲进行计数，以将所计数的时钟脉冲的数量转换为差分数据并通过差分数据线输出所述差分数据；以及感测放大器阵列，其联接到差分数据线以基于预充电脉冲信号重置差分数据线并接收差分数据以基于判断时钟感测并放大差分数据，该感测放大器阵列包括复制延时器，该复制延时器被构造为基于读出定时来延迟判断时钟和预充电脉冲信号并在读出定时从计数器阵列读出数据。作为示例而非限制，感测放大器阵列可包括：地址采样器，其接收从数字定时发生器施加的列时钟以及列地址，该地址采样器对列地址进行采样并将所采样的列地址传送至计数器阵列；预充电脉冲发生器，其接收从数字定时发生器施加的列时钟并生成预充电脉冲信号；反相器，其将预充电脉冲发生器所生成的预充电脉冲信号反相以将反相的预充电脉冲信号作为字线使能信号传送至计数器阵列；以及感测放大器和预充电驱动器，其接收由复制延时器延迟的判断时钟和预充电脉冲信号以感测并放大从计数器阵列输入的差分数据信号，该感测放大器和预充电驱动器被构造为重置差分数据线。复制延时器被构造为接收预充电脉冲发生器所生成的预充电脉冲信号以考虑使字线使能信号斜升至期望的高电平所花费的时间来延迟判断时钟和预充电脉冲信号。计数器阵列可包括：多个地址解码器，其基于从感测放大器阵列接收的列地址来识别要选择哪一列；多个逻辑门，其基于从对应地址解码器发送来的信号将从感测放大器阵列接收的字线使能信号旁路；以及多个寄存器，各个寄存器包括SRAM作为锁存器，该SRAM基于从逻辑门提供的字线使能信号来操作。例如，可为各个列提供地址解码器、逻辑门和寄存器。存储器可包括SRAM以形成基于SRAM的全局计数器。复制延时器可包括多条延时线以将判断时钟和预充电脉冲信号延迟不同的延迟量。在另一实施方式中，一种图像传感器可包括：像素阵列，其包括用于感测入射光以输出与入射光对应的像素信号的成像像素；计数器阵列，其包括多个列地址解码器和多个存储器，各个列地址解码器可基于字线使能信号连接到所述多个存储器中的一个以输出差分数据信号；感测放大器电路，其联接到全局计数器以基于判断时钟感测并放大差分数据信号；以及复制延时器电路，其联接到感测放大器电路以延迟时钟信号，从而在基于使字线使能信号斜升至期望的高电平所花费的时间确定的定时生成判断时钟。附图说明图1示出基于所公开的技术的一些实施方式实现的图像传感器的示例。图2是基于所公开的技术的一些实施方式实现的使用基于SRAM的全局计数器的数据读出设备的示例的配置图。图3是基于所公开的技术的一些实施方式实现的SRAM单元的示例的电路图。图4是图2的数据读出设备的时序图的示例。图5是基于所公开的技术的一些实施方式实现的数据读出设备的示例的配置图。图6是图5的数据读出设备的时序图的示例。图7是基于所公开的技术的一些实施方式实现的图像传感器的示例的配置图。具体实施方式可按照特定方式设计图像传感器以实现期望的性能。然而，可存在相矛盾的考虑和权衡。例如，在高速读出与低功耗之间存在权衡。因此，为了方便大的像素阵列的高速读出而不消耗太多功率，诸如CIS设计的各种图像传感器设计使用列并行架构以满足高速和低功率要求二者。列并行架构与当前CIS像素布局的小像素宽度一起可使得模数转换器(ADC)的集成更加困难。因此，通过使用具有简单结构的单斜率ADC来实现各种图像传感器。当ADC将模拟本文档来自技高网...

【技术保护点】
1.一种数据读出设备，该数据读出设备包括：/n比较电路，该比较电路包括接收输入信号的输入端口以及接收斜坡信号的另一输入端口，该比较电路被构造为将所述输入信号与所述斜坡信号进行比较以生成比较结果；/n计数器阵列，该计数器阵列包括基于各个列地址布置的存储器，该计数器阵列被构造为基于字线使能信号来操作，该计数器阵列联接到所述比较电路以接收所述比较结果以从响应于所述字线使能信号确定的第一定时直至所述比较结果改变的第二定时对各个时钟脉冲进行计数，以将所计数的时钟脉冲的数量转换为差分数据并通过差分数据线输出所述差分数据；以及/n感测放大器阵列，该感测放大器阵列联接到所述差分数据线以基于预充电脉冲信号重置所述差分数据线并接收所述差分数据以基于判断时钟感测并放大所述差分数据，该感测放大器阵列包括复制延时器，该复制延时器被构造为基于读出定时来延迟所述判断时钟和所述预充电脉冲信号并在所述读出定时从所述计数器阵列读出数据。/n

【技术特征摘要】
20180919 KR 10-2018-01122681.一种数据读出设备，该数据读出设备包括：
比较电路，该比较电路包括接收输入信号的输入端口以及接收斜坡信号的另一输入端口，该比较电路被构造为将所述输入信号与所述斜坡信号进行比较以生成比较结果；
计数器阵列，该计数器阵列包括基于各个列地址布置的存储器，该计数器阵列被构造为基于字线使能信号来操作，该计数器阵列联接到所述比较电路以接收所述比较结果以从响应于所述字线使能信号确定的第一定时直至所述比较结果改变的第二定时对各个时钟脉冲进行计数，以将所计数的时钟脉冲的数量转换为差分数据并通过差分数据线输出所述差分数据；以及
感测放大器阵列，该感测放大器阵列联接到所述差分数据线以基于预充电脉冲信号重置所述差分数据线并接收所述差分数据以基于判断时钟感测并放大所述差分数据，该感测放大器阵列包括复制延时器，该复制延时器被构造为基于读出定时来延迟所述判断时钟和所述预充电脉冲信号并在所述读出定时从所述计数器阵列读出数据。


2.根据权利要求1所述的数据读出设备，其中，所述感测放大器阵列包括：
地址采样器，该地址采样器接收从数字定时发生器施加的列时钟以及列地址，该地址采样器对所述列地址进行采样并将所采样的列地址传送至所述计数器阵列；
预充电脉冲发生器，该预充电脉冲发生器接收从所述数字定时发生器施加的所述列时钟并生成所述预充电脉冲信号；
反相器，该反相器将所述预充电脉冲发生器所生成的所述预充电脉冲信号反相以将反相的预充电脉冲信号作为所述字线使能信号传送至所述计数器阵列；以及
感测放大器和预充电驱动器，该感测放大器和预充电驱动器接收由所述复制延时器延迟的所述判断时钟和所述预充电脉冲信号以感测并放大从所述计数器阵列输入的所述差分数据，该感测放大器和预充电驱动器被构造为重置差分数据线，
其中，所述复制延时器被构造为接收所述预充电脉冲发生器所生成的所述预充电脉冲信号以考虑使所述字线使能信号斜升至期望的高电平所花费的时间来延迟所述判断时钟和所述预充电脉冲信号。


3.根据权利要求1所述的数据读出设备，其中，所述计数器阵列包括：
多个地址解码器，所述多个地址解码器基于从所述感测放大器阵列接收的列地址来识别要选择哪一列；
多个逻辑门，所述多个逻辑门基于从对应地址解码器发送来的信号来将从所述感测放大器阵列接收的所述字线使能信号旁路；以及
多个寄存器，各个寄存器包括SRAM作为锁存器...

【专利技术属性】
技术研发人员：申旼锡，郑会三，
申请(专利权)人：爱思开海力士有限公司，
类型：发明
国别省市：韩国;KR