移位寄存器单元、栅极驱动电路及显示装置制造方法及图纸

本公开提供一种移位寄存器单元、栅极驱动电路及显示装置，移位寄存器单元包括：输入电路、降噪电路、节点控制电路、放电控制电路和输出电路；输入电路与上拉节点相连，配置为将输入信号提供至上拉节点；节点控制电路与上拉节点和下拉节点相连，配置为在上拉节点的电平的控制下，对下拉节点的电平进行控制；降噪电路与上拉节点、下拉节点和放电控制电路相连，配置为在下拉节点的电平的控制下，对上拉节点进行降噪；输出电路与上拉节点以及输出端相连，配置为根据上拉节点的电平的控制下，将输出信号在输出端输出；放电控制电路与输入端和降噪电路相连，配置为在输入端的电平控制下，在上拉节点充电过程中，增大上拉节点的电压拉低信号的下降沿。

Shift register unit, gate drive circuit and display device

【技术实现步骤摘要】
移位寄存器单元、栅极驱动电路及显示装置
本公开涉及显示
，尤其涉及一种移位寄存器单元、栅极驱动电路及显示装置。
技术介绍
显示面板，例如，液晶显示面板由垂直和水平阵列式像素矩阵组成，在显示过程中，通过栅极驱动电路输出栅极扫描信号，逐行扫描驱动像素阵列中的像素单元。(GateDriveronArray，阵列基板栅极驱动)是一种将栅极驱动电路集成于TFT(ThinFilmTransistor，薄膜晶体管)基板上的技术，每个GOA单元作为一个移位寄存器将扫描信号依次传递给下一个GOA单元，逐行开启TFT开关，完成像素单元的数据信号输入。
技术实现思路
有鉴于此，本公开的目的在于提出一种移位寄存器单元、栅极驱动电路及显示装置。根据本公开的第一个方面，提供了一种移位寄存器单元，包括：输入电路、降噪电路、节点控制电路、放电控制电路以及输出电路；所述输入电路与上拉节点相连，配置为将输入信号提供至所述上拉节点；所述节点控制电路与所述上拉节点以及下拉节点相连，配置为在所述上拉节点的电平的控制下，对所述下拉节点的电平进行控制；所述降噪电路与所述上拉节点、所述下拉节点以及所述放电控制电路相连，配置为在所述下拉节点的电平的控制下，对所述上拉节点进行降噪；所述输出电路与所述上拉节点以及输出端相连，配置为根据所述上拉节点的电平的控制下，将输出信号在所述输出端输出；所述放电控制电路与所述输入端以及所述降噪电路相连，配置为在所述输入端的电平控制下，在所述上拉节点充电过程中，增大所述上拉节点的电压拉低信号的下降沿。<br>可选的，所述放电控制电路包括第一支路以及第二支路，所述第一支路，包括：第一晶体管以及第二晶体管；所述第一晶体管的第一极与所述降噪电路相连，所述第一晶体管的控制极与所述输入端相连，所述第一晶体管的第二极与所述第二晶体管的第一极相连以及所述第二晶体管的控制极相连；所述第二晶体管的第二极与所述第一电压端相连。可选的，所述第二支路，包括：第三晶体管、第四晶体管以及第五晶体管；所述第三晶体管的控制极以及第一极与第二电压端相连，所述第三晶体管的第二极与所述第四晶体管的第一极以及所述第五晶体管的控制极相连；所述第四晶体管的控制极与所述输入端相连，所述第四晶体管的第二极与所述第一电压端相连；所述第五晶体管的第一端与所述降噪电路相连，所述第五晶体管的第二端与所述第一电压端相连。可选的，所述降噪电路，包括：第六晶体管，所述第六晶体管的第一极与所述上拉节点以及所述节点控制电路相连，所述第六晶体管的控制极与所述下拉节点相连，所述第六晶体管的第二极与所述放电控制电路相连；所述第五晶体管的沟道宽长比大于所述第六晶体管的沟道宽长比，所述第一晶体管的沟道宽长比或者所述第二晶体管的沟道宽长比小于所述第六晶体管的沟道宽长比。可选的，所述下拉节点包括第一下拉节点以及第二下拉节点，所述节点控制电路包括：第一节点控制子电路以及第二节点控制子电路；所述第一节点控制子电路与第三电压端、第一下拉节点、所述上拉节点以及所述第一电压端相连；所述第二节点控制子电路与第四电压端、第二下拉节点、所述上拉节点以及所述第一电压端相连；其中，所述第三电压端与所述第四电压端在同一时钟信号的周期内提供的信号的极性相反。可选的，所述降噪电路，包括：第一降噪子电路以及第二降噪子电路；所述第一降噪子电路包括：第七晶体管以及第八晶体管，所述第七晶体管的第一极以及所述第八晶体管的第一极与所述上拉节点以及所述第一节点控制子电路相连，所述第七晶体管的控制极与所述第一下拉节点相连，所述第八晶体管的控制极与所述第二下拉节点相连，所述第七晶体管的第二极以及所述第八晶体管的第二极与所述放电控制电路相连；所述第二降噪子电路包括：第九晶体管以及第十晶体管，所述第九晶体管的第一极以及所述第十晶体管的第一极与所述输出电路相连，所述第九晶体管的控制极与所述第一下拉节点相连，所述第十晶体管的控制极与所述第二下拉节点相连，所述第九晶体管的第二极以及所述第十晶体管的第二极与所述第二节点控制电路相连。可选的，所述移位寄存器单元还包括：第一复位电路以及所述输出复位电路，所述第一复位电路被配置为响应于复位信号端的复位信号，输出预复位信号到所述上拉节点，以控制所述上拉节点的电位，所述复位电路包括第十一晶体管，所述第十一晶体管的第一极与上拉节点相连，所述第十一晶体管的控制极与所述复位信号端相连，所述第十晶体管的第二极与所述第一电压端相连；所述输出复位电路，被配置为在所述复位信号端的电平的控制下，对所述输出端进行复位，所述输出复位电路，包括：第十二晶体管，所述第十二晶体管的第一极与所述输出电路以及所述第二降噪子电路相连，所述第十二晶体管的控制极与所述复位信号端相连，所述第十二晶体管的第二极与所述第一电压端相连。可选的，所述输出电路，包括：第十三晶体管、第十四晶体管以及电容；所述第十三晶体管的第一极与时钟信号端以及所述第十四晶体管的第一极相连，所述第十三晶体管的控制极与所述第十四晶体管的控制极以及所述电容的第一极相连，所述第十三晶体管的第二极与所述电容的第二极相连；所述第十四晶体管的第二极与所述输出端相连。根据本公开的第二个方面，提供了一种栅极驱动电路，包括多个级联的如本公开第一个方面所述的任意一种移位寄存器单元。根据本公开的第三个方面，一种显示装置，包括如本公开第二个方面所述的任意一种栅极驱动电路。从上面所述可以看出，本公开实施例的移位寄存器单元，增加了与第一电压端、输入端、降噪电路以及节点控制电路相连的放电控制电路，该电路在上拉节点充电过程中，通过输入端的电平的控制，增大上拉节点的电压拉低信号的下降沿，使得上拉节点可完成充电，以及使得下拉节点可及时被拉低，从而可保证输出端正常输出。附图说明为了更清楚地说明本公开实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本公开的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。图1是根据本公开一示例性实施例示出的一种移位寄存器单元的示意图；图2是根据本公开一示例性实施例示出的一种移位寄存器单元的结构框图；图3是根据本公开一示例性实施例示出的一种移位寄存器单元的示意图；图4是根据本公开一示例性实施例示出的一种栅极驱动电路的示意图；图5是根据本公开一示例性实施例示出的对应于图4所示的栅极驱动电路工作时的一种示例的信号时序图。具体实施方式为使本公开的目的、技术方案和优点更加清楚明白，以下结合具体实施例，并参照附图，对本公开进一步详细说明。需要说明的是，除非另外定义，本公开实施例使用的技术术语或者科学术语应当为本公开所属领域内具有一般技能的人士所理解的通常意义。本公开中使用的“第一”、“第二”以及类似的词语并不表示任何顺序、数量或者重要性，而只是用来区分不同的组成部分。“包括”或者“包含”等类似的词语意指出现该词前面的元件或本文档来自技高网...

【技术保护点】
1.一种移位寄存器单元，其特征在于，包括：/n输入电路、降噪电路、节点控制电路、放电控制电路以及输出电路；/n所述输入电路与上拉节点相连，配置为将输入信号提供至所述上拉节点；/n所述节点控制电路与所述上拉节点以及下拉节点相连，配置为在所述上拉节点的电平的控制下，对所述下拉节点的电平进行控制；/n所述降噪电路与所述上拉节点、所述下拉节点以及所述放电控制电路相连，配置为在所述下拉节点的电平的控制下，对所述上拉节点进行降噪；/n所述输出电路与所述上拉节点以及输出端相连，配置为根据所述上拉节点的电平的控制下，将输出信号在所述输出端输出；/n所述放电控制电路与所述输入端以及所述降噪电路相连，配置为在所述输入端的电平控制下，在所述上拉节点充电过程中，增大所述上拉节点的电压拉低信号的下降沿。/n

【技术特征摘要】
1.一种移位寄存器单元，其特征在于，包括：
输入电路、降噪电路、节点控制电路、放电控制电路以及输出电路；
所述输入电路与上拉节点相连，配置为将输入信号提供至所述上拉节点；
所述节点控制电路与所述上拉节点以及下拉节点相连，配置为在所述上拉节点的电平的控制下，对所述下拉节点的电平进行控制；
所述降噪电路与所述上拉节点、所述下拉节点以及所述放电控制电路相连，配置为在所述下拉节点的电平的控制下，对所述上拉节点进行降噪；
所述输出电路与所述上拉节点以及输出端相连，配置为根据所述上拉节点的电平的控制下，将输出信号在所述输出端输出；
所述放电控制电路与所述输入端以及所述降噪电路相连，配置为在所述输入端的电平控制下，在所述上拉节点充电过程中，增大所述上拉节点的电压拉低信号的下降沿。


2.根据权利要求1所述的移位寄存器单元，其特征在于，所述放电控制电路包括第一支路以及第二支路，所述第一支路，包括：
第一晶体管以及第二晶体管；
所述第一晶体管的第一极与所述降噪电路相连，所述第一晶体管的控制极与所述输入端相连，所述第一晶体管的第二极与所述第二晶体管的第一极相连以及所述第二晶体管的控制极相连；
所述第二晶体管的第二极与所述第一电压端相连。


3.根据权利要求2所述的移位寄存器单元，其特征在于，所述第二支路，包括：
第三晶体管、第四晶体管以及第五晶体管；
所述第三晶体管的控制极以及第一极与第二电压端相连，所述第三晶体管的第二极与所述第四晶体管的第一极以及所述第五晶体管的控制极相连；
所述第四晶体管的控制极与所述输入端相连，所述第四晶体管的第二极与所述第一电压端相连；
所述第五晶体管的第一端与所述降噪电路相连，所述第五晶体管的第二端与所述第一电压端相连。


4.根据权利要求3所述的移位寄存器单元，其特征在于，所述降噪电路，包括：
第六晶体管，所述第六晶体管的第一极与所述上拉节点以及所述节点控制电路相连，所述第六晶体管的控制极与所述下拉节点相连，所述第六晶体管的第二极与所述放电控制电路相连；
所述第五晶体管的沟道宽长比大于所述第六晶体管的沟道宽长比，所述第一晶体管的沟道宽长比或者所述第二晶体管的沟道宽长比小于所述第六晶体管的沟道宽长比。


5.根据权利要求1所述的移位寄存器单元，其特征在于，所述下拉节点包括第一下拉节点以及第二下拉节点，所述节点控制电路包括：
第一节点控制子电路以及第二节点控制子电路；
所述第一节点控制子电路与第三电压端、第一下拉节点、所述上拉节点以...

【专利技术属性】
技术研发人员：张杨，
申请(专利权)人：京东方科技集团股份有限公司，合肥鑫晟光电科技有限公司，
类型：发明
国别省市：北京;11