【技术实现步骤摘要】
用于雷达芯片同步的设备和方法
本专利技术的实施方案涉及电子系统，更具体地，涉及一个或多个半导体芯片的同步。
技术介绍
电子系统可包括多个半导体芯片，用于基于参考时钟信号的定时处理数据。例如，雷达系统、电信系统、并行数据处理系统和/或芯片到芯片通信系统可以包括用于处理多个通道或通道中的数据的若干芯片。包括用于处理数据的多个芯片可以提供许多优点，例如更宽的带宽、更大的灵活性、成本降低和/或扩展的应用范围。
技术实现思路
本文提供了用于同步雷达芯片的设备和方法。在某些实施方式中，参考时钟信号被分配给两个或更多个雷达芯片，每个雷达芯片包括至少一个模数转换器(ADC)。两个或更多个雷达芯片包括产生ADC同步信号的主芯片，以及处理ADC同步信号以对准芯片上的数据转换操作的定时例如以获得高度数字采样的定时相干性的的至少一个从芯片。在某些实施方式中，主芯片产生斜坡同步信号，以同步雷达芯片的传输顺序和/或提供ADC时钟信号的相位对准。在一个方面，提供一种具有同步定时的雷达系统。雷达系统包括：第一雷达芯片，包括第一模...
【技术保护点】
1.一种具有同步定时的雷达系统，该雷达系统包括：/n第一雷达芯片，包括第一模数转换器(ADC)电路和第一锁相环(PLL)，所述第一锁相环被配置为处理参考时钟信号以产生控制第一ADC电路的定时的第一ADC时钟信号，其中所述第一雷达芯片还被配置为基于所述第一ADC时钟信号的定时来产生ADC同步信号；和/n第二雷达芯片，包括第二ADC电路和第二PLL，所述第二PLL被配置为处理所述参考时钟信号以产生控制第二ADC电路的定时的第二ADC时钟信号，其中所述第二雷达芯片还被配置为基于所述ADC同步信号将所述第二ADC电路的采样操作与所述第一ADC电路的采样操作对准。/n
【技术特征摘要】
20180813 US 16/102,1131.一种具有同步定时的雷达系统，该雷达系统包括：
第一雷达芯片，包括第一模数转换器(ADC)电路和第一锁相环(PLL)，所述第一锁相环被配置为处理参考时钟信号以产生控制第一ADC电路的定时的第一ADC时钟信号，其中所述第一雷达芯片还被配置为基于所述第一ADC时钟信号的定时来产生ADC同步信号；和
第二雷达芯片，包括第二ADC电路和第二PLL，所述第二PLL被配置为处理所述参考时钟信号以产生控制第二ADC电路的定时的第二ADC时钟信号，其中所述第二雷达芯片还被配置为基于所述ADC同步信号将所述第二ADC电路的采样操作与所述第一ADC电路的采样操作对准。
2.权利要求1所述的雷达系统，其中所述第一雷达芯片还被配置为基于所述参考时钟信号的定时来产生斜坡同步信号，其中所述第二雷达芯片被配置为基于所述斜坡同步信号将所述第二雷达芯片的传输排序操作与所述第一雷达芯片的传输排序操作对准。
3.权利要求2所述的雷达系统，其中所述第二雷达芯片被配置为处理所述斜坡同步信号，以使所述第二PLL的重置与所述第一PLL的重置同步。
4.权利要求2所述的雷达系统，其中所述第一雷达芯片还包括频率斜坡生成器，其中所述第一雷达芯片被配置为激活所述斜坡同步信号，然后控制所述频率斜坡生成器以在所述参考时钟信号的一个或多个周期后提供传输排序操作。
5.权利要求1所述的雷达系统，其中所述第一雷达芯片还包括第一时间-数字转换器(TDC)，被配置为基于测量所述参考时钟信号和所述第一ADC时钟信号之间的时间延迟来向所述第一ADC时钟信号提供相位调整。
6.权利要求5所述的雷达系统，其中所述第二雷达芯片还包括第二TDC，被配置为基于测量所述参考时钟信号和所述第二ADC时钟信号之间的时间延迟来向所述第二ADC时钟信号提供相位调整，其中所述第一TDC和所述第二TDC操作以补偿所述第一雷达芯片和所述第二雷达芯片之间的时钟路径延迟的差异。
7.权利要求1所述的雷达系统，还包括第三雷达芯片，包括第三ADC电路和第三PLL，所述第三PLL被配置为处理所述参考时钟信号以产生控制所述第三ADC电路的定时的第三ADC时钟信号，其中所述第三雷达芯片被配置为基于所述ADC同步信号来控制所述第三ADC电路的采样操作的定时。
8.一种用于控制多芯片雷达系统同步的半导体芯片，该半导体芯片包括：
锁相环(PLL)，被配置为基于参考时钟信号的定时来产生模数转换器(ADC)时钟信号；
由所述ADC时钟信号控制的ADC电路；
ADC同步信号生成电路，被配置为基于所述ADC时钟信号的定时来生成ADC同步信号；和
第一引脚，被配置为输出ADC同步信号，从而协调所述多芯片雷达系统的同步。
9.权利要求8所述的半导体芯片，还包括：斜坡同...
【专利技术属性】
技术研发人员：P·C·达托，
申请(专利权)人：亚德诺半导体无限责任公司，
类型：发明
国别省市：百慕大;BM
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