用于异步SAR-ADC的延迟链电路的数字校正方法技术

本发明专利技术公开了一种用于异步SAR‑ADC的延迟链电路的数字校正方法，异步SAR‑ADC的内部清零信号Clear通过串接的两个D触发器对Ready信号进行采样，得到校正位CAL；其中，Ready信号是异步SAR‑ADC中比较器两个差分输出异或产生的时钟信号；根据异步SAR‑ADC中时钟发生电路输出的采样时钟CLK

Digital correction method of delay link circuit for asynchronous sar-adc

【技术实现步骤摘要】
用于异步SAR-ADC的延迟链电路的数字校正方法
本专利技术涉及数据转换集成电路领域，尤其涉及用于异步SAR-ADC的延迟链电路的数字校正方法。
技术介绍
逐次逼近模拟-数字转换器(SAR-ADC)具有结构简单、功耗低、面积小和易于集成等特点，广泛应用于中等精度(8～16位)中等速度(<150Msps)领域。常规SAR-ADC的时钟控制都是同步方式，即外部接入一个时钟，而片内的采样、转换、存储、输出的每一个步骤都由外部时钟定义。外部时钟的精度要与SAR-ADC的采样精度匹配。对于高速高分辨率的SAR-ADC所需要的时钟源来说，这个精度是相当高的。除了需要保证时钟源的纯净，还要对时钟到芯片内部各个环节的噪声都非常小心。此外，如此高的时钟频率需要片内的逻辑门有很强的驱动能力，这意味着很大的功耗。异步时钟控制是近年来SAR-ADC提速的最重要的系统级解决方案。SAR-ADC自身有一些特点，比如采样对时钟精度要求高，但转换对时钟精度几乎没有要求，刚好给异步时钟提供了发挥优势的空间。控制电路需要的脉冲自己产生，异步时钟控制放弃了同步本文档来自技高网...

【技术保护点】
1.一种用于异步SAR-ADC的延迟链电路的数字校正方法，所述延迟链电路包括：/n接收输入信号VIN，由N级延迟单元级联构成的延迟链；N≥2，且为正整数；以及/n分别连接所述延迟链中各个延迟单元的输出端的多路选择器；/n其特征在于，所述数字校正方法包括：/n步骤S1，异步SAR-ADC的内部清零信号Clear通过串接的两个D触发器对Ready信号进行采样，得到校正位CAL；其中，Ready信号是异步SAR-ADC中比较器两个差分输出异或产生的时钟信号；/n步骤S2，根据异步SAR-ADC中时钟发生电路输出的采样时钟CLK

【技术特征摘要】
1.一种用于异步SAR-ADC的延迟链电路的数字校正方法，所述延迟链电路包括：
接收输入信号VIN，由N级延迟单元级联构成的延迟链；N≥2，且为正整数；以及
分别连接所述延迟链中各个延迟单元的输出端的多路选择器；
其特征在于，所述数字校正方法包括：
步骤S1，异步SAR-ADC的内部清零信号Clear通过串接的两个D触发器对Ready信号进行采样，得到校正位CAL；其中，Ready信号是异步SAR-ADC中比较器两个差分输出异或产生的时钟信号；
步骤S2，根据异步SAR-ADC中时钟发生电路输出的采样时钟CLKsample，通过判断校正使能信号CAL_EN的电平和判断校正位CAL的状态来输出选择控制字TDC给所述多路选择器。


2.根据权利要求1所述的用于异步SAR-ADC的延迟链电路的数字校正方法，其特征在于，所述步骤S2，包括：
异步SAR-ADC上电后，判断校正使能信号CAL_...

【专利技术属性】
技术研发人员：郑锐，
申请(专利权)人：灿芯半导体苏州有限公司，
类型：发明
国别省市：江苏;32