基于压控延迟线的锁相环频率合成器环路补偿方法技术

本发明专利技术公开了一种基于压控延迟线的锁相环频率合成器环路补偿方法，提出基于压控延迟线的环路补偿结构，以较小的芯片面积和很低的功耗代价，产生一个零点做环路稳定性补偿，该零点代替了传统结构中由二阶滤波器R

Loop compensation method of PLL Frequency Synthesizer Based on voltage controlled delay line

【技术实现步骤摘要】
基于压控延迟线的锁相环频率合成器环路补偿方法
本专利技术涉及电子信息技术与无线通讯领域，尤其涉及一种基于压控延迟线的锁相环频率合成器环路补偿方法。
技术介绍
随着现代电子信息技术与无线通讯的发展，对时钟信号的需求增加，锁相环频率合成器具有稳定性好，集成度高，频率范围广的特点，被广泛使用于产生信号源。但是，当锁相环的输入参考频率较低时，传统Type-II电荷泵锁相环的环路滤波电路需要较大的滤波电容，占用较大的芯片面积，不利于锁相环系统低成本片上集成。
技术实现思路
本专利技术的目的就在于为了解决上述问题而提供一种基于压控延迟线的锁相环频率合成器环路补偿方法。本专利技术通过以下技术方案来实现上述目的：本专利技术包括以下步骤：(1)如图1所示，输入参考频率信号经过压控延迟线(VCDL)模块延迟后输入至鉴频鉴相器模块(PFD)，经过电荷泵滤波器(CP+LPF)模块输出控制电压VC控制压控振荡器(VCO)模块，再将输出信号通过分频器(N)模块反馈回PFD模块，实现环路负反馈调节作用，其中，(VCDL)的延迟时间本文档来自技高网...

【技术保护点】
1.一种基于压控延迟线的锁相环频率合成器环路补偿方法，其特征在于：/n(1)输入参考频率信号经过压控延迟线(VCDL)模块延迟后输入至鉴频鉴相器模块(PFD)，经过电荷泵滤波器(CP+LPF)模块输出控制电压VC控制压控振荡器(VCO)模块，再将输出信号通过分频器(N)模块反馈回PFD模块，实现环路负反馈调节作用；/n(2)压控延迟线VCDL的延迟时间受控制电压VC控制，控制电压VC提高，则延迟时间增加。/n

【技术特征摘要】
1.一种基于压控延迟线的锁相环频率合成器环路补偿方法，其特征在于：
(1)输入参考频率信号经过压控延迟线(VCDL)模块延迟后输入至鉴频鉴相器模块(PFD)，经过电荷泵滤波器(CP+LPF)模块输出控制...

【专利技术属性】
技术研发人员：陈晓飞，李钰莹，唐敔翔，丁鹤，汪洋，
申请(专利权)人：华中科技大学，深圳华中科技大学研究院，
类型：发明
国别省市：湖北;42