【技术实现步骤摘要】
一种DLL锁定指示电路及方法
本专利技术涉及集成电路设计
，特别涉及一种DLL锁定指示电路及方法。
技术介绍
随着集成电路的快速发展，电路系统的工作速度越来越高，对数据传输、恢复等提出了挑战。为降低对高速时钟的需求，多相位时钟成为一种解决方案。DLL（Delay-LockedLoop，延迟锁相环）可产生固定间隔的多相位时钟，被广泛的应用在数据恢复、过采样等领域。随着时钟频率范围越来越广，如何保证DLL在各个频率下正确锁定并输出多相位时钟成为了DLL设计的关键需求。DLL在多个频段下工作，压控延时线需覆盖较大的延时范围，此时容易发生谐波锁定，即压控延时线的整体延时为n（n=2,3,4...）个时钟周期，导致输出时钟相位偏离需求时钟相位。为了保证DLL正常工作，设计一个可在线监测DLL锁定情况、并在DLL谐波锁定时给出报警信号的锁定指示电路成为一种良好的解决方案。
技术实现思路
本专利技术的目的在于提供一种DLL锁定指示电路及方法，以解决目前DLL容易因压控延时线覆盖较大的延时范围而发生谐波锁定...
【技术保护点】
1.一种DLL锁定指示电路，用于电路系统中，其特征在于，所述DLL锁定指示电路包括：/n鉴相器模块，比对CLKD_0、CLKD_N、CLKD_2N三个输入时钟之间的相位差，并输出脉冲控制信号UP、DN；/n电荷泵/环路滤波器模块，根据脉冲控制信号UP、DN对控制电压V
【技术特征摘要】
1.一种DLL锁定指示电路，用于电路系统中，其特征在于，所述DLL锁定指示电路包括：
鉴相器模块，比对CLKD_0、CLKD_N、CLKD_2N三个输入时钟之间的相位差，并输出脉冲控制信号UP、DN；
电荷泵/环路滤波器模块，根据脉冲控制信号UP、DN对控制电压VC进行充放电；
压控延时线模块，通过控制电压VC调节其延时，输出CLKD_1~CLKD_2N共2N个时钟信号；
锁定指示模块，根据2N个时钟信号判定DLL是否锁定，并指示锁定是正确锁定还是谐波锁定。
2.如权利要求1所述的DLL锁定指示电路，其特征在于，所述锁定指示模块包括脉冲产生单元、锁定检测单元和锁定类型判断单元；其中，
所述脉冲产生单元对输入时钟CLK_P进行延时并产生窄脉冲CLK_PULSE，所述窄脉冲CLK_PULSE的中心对齐时钟信号CLKD_0；
所述锁定检测单元对窄脉冲CLK_PULSE进行采样，当累计M个周期采样结果均为高时判定DLL锁定，锁定指示信号拉高；M为电路系统配置的计算器计数值；
所述锁定类型判断单元在锁定指示信号拉高后，对DLL锁定类型进行判断，指示DLL是正确锁定还是谐波锁定；当DLL发生谐波锁定时，电路系统对DLL进行复位并配置所述压控延时线模块的延时为最小值，使得DLL重新跟踪并进入正确锁定状态。
3.如权利要求2所述的DLL锁定指示电路，其特征在于，所述压控延时线模块包括2N个相同的压控延时单元，输入为时钟信号CLKD_0，压控延时单元分别输出时钟信号CLKD_1、...、CLKD_N、...、CLKD_2N。
4.如权利要求3所述的DLL锁定指示电路，其特征在于，所述脉冲产生单元产生的窄脉冲CLK_PULSE的脉冲宽度由电路系统配...
【专利技术属性】
技术研发人员：吴江，
申请(专利权)人：中国电子科技集团公司第五十八研究所，
类型：发明
国别省市：江苏;32
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