一种基于逐步逼近式PID控制算法的DLL系统技术方案

本发明专利技术提供了一种基于逐步逼近式PID控制算法的DLL系统，该系统包括：锁相输出时钟上升沿检测模块、参考时钟上升沿检测模块、误差计数模块、逐步逼近式PID控制模块、可变模分频模块和初始化模块组成，并且系统时钟是整个系统的主时钟，参考时钟是需要被锁定的时钟信号，锁相输出时钟是锁定后的时钟信号，该系统不断循环调节锁相输出时钟，经过数个循环后，最终输出与参考时钟固定相位差的时钟信号。本系统的参考时钟既可以工作在高频段，也可以工作在低频段；不需要延迟线，可以减小面积并降低功耗；避免了延时单元延时时间不一致的问题；设计复杂度低，实现简单，易于在FPGA和ASIC上实现该设计。

A DLL system based on PID control algorithm

【技术实现步骤摘要】
一种基于逐步逼近式PID控制算法的DLL系统
本专利技术涉及延迟锁相环(Delay-LockedLoop，DLL)领域，尤其涉及一种基于逐步逼近式比例积分微分控制(proportional-integral-derivativecontrol，PID)控制算法的DLL系统。
技术介绍
随着集成电路的发展，时钟质量越来越成为人们关注的重点。DLL(Delay-LockedLoop)，即延迟锁相环，被广泛地用于芯片内部时钟的控制，例如时钟延时消除、倍频分频和时钟校正等方面。DLL通过调整延迟线上的延迟时间，使得DLL的输出时钟(Dllclk)和参考时钟(Refclk)的上升沿对齐，完成锁相的功能。图1是现有的DLL系统功能示意图。在没有DLL锁相的电路中，输出时钟(Actclk)的上升沿滞后参考时钟(Refclk)的上升沿actual_delay时间，此时，输出时钟(Actclk)的相位落后于参考时钟(Refclk)的相位；引入DLL后，输出时钟(Dllclk)的上升沿被延时added_delay时间，使得输出时钟(Dllclk)的上升沿与本文档来自技高网...

【技术保护点】
1.一种基于逐步逼近式PID控制算法的DLL系统，其特征在于，该延迟锁相环(Delay-Locked Loop，DLL)系统在FPGA上进行实现，并且该DLL系统由锁相输出时钟上升沿检测模块、参考时钟上升沿检测模块、误差计数模块、逐步逼近式比例积分微分(proportional-integral-derivative，PID)控制模块、可变模分频模块和初始化模块组成，并且系统时钟Sysclk是整个DLL系统的主时钟，参考时钟Refclk是需要被锁定的时钟信号，锁相输出时钟Dllclk是锁定后的时钟信号；/n所述系统时钟Sysclk连接锁相输出时钟上升沿检测模块、参考时钟上升沿检测模块、误差计数...

【技术特征摘要】
1.一种基于逐步逼近式PID控制算法的DLL系统，其特征在于，该延迟锁相环(Delay-LockedLoop，DLL)系统在FPGA上进行实现，并且该DLL系统由锁相输出时钟上升沿检测模块、参考时钟上升沿检测模块、误差计数模块、逐步逼近式比例积分微分(proportional-integral-derivative，PID)控制模块、可变模分频模块和初始化模块组成，并且系统时钟Sysclk是整个DLL系统的主时钟，参考时钟Refclk是需要被锁定的时钟信号，锁相输出时钟Dllclk是锁定后的时钟信号；
所述系统时钟Sysclk连接锁相输出时钟上升沿检测模块、参考时钟上升沿检测模块、误差计数模块、逐步逼近式PID控制模块、可变模分频模块和初始化模块；所述参考时钟Refclk连接参考时钟上升沿检测模块和初始化模块；所述锁相输出时钟Dllclk连接锁相输出时钟上升沿检测模块；所述锁相输出时钟上升沿检测模块的输出端和参考时钟上升沿检测模块的输出端连接到误差计数模块的输入端；所述误差计数模块的输出端连接到逐步逼近式PID控制模块的输入端；所述逐步逼近式PID控制模块的输出端连接到可变模分频模块的输入端；所述可变所述模分频模块的输出信号Dllclk即为整个DLL系统的输出信号；所述初始化模块的输出端连接到可变模分频模块的输入端。


2.根据权利要求1所述的基于逐步逼近式PID控制算法的DLL系统，其特征在于，所述DLL系统中各模块的功能为：
所述初始化模块用来确定所述可变模分频模块中分频系数的初始值Ninit，具体为，复位后系统进入工作状态，所述初始化模块的内部计数器开始统计当前参考时钟Refclk一个周期内的系统时钟Sysclk脉冲数，结束计数后，该计数器数值Ninit被用作可变模分频模块中分频系数的初始值；
所述参考时钟上升沿检测模块用来确定参考时钟Refclk上升沿到来的时具体为，当输入信号Refclk的上升沿到来时，所述参考时钟上升沿检测模块的输出信号Refclk_posedge为有效，其余时间输出信号Refclk_posedge为无效；
所述锁相输出时钟上升沿检测模块用来确定锁相输出时钟Dllclk上升沿到来的时刻，具体为，当反馈回来的锁相输出时钟Dllclk的上升沿到来时，所述锁相输出时钟上升沿检测模块的输出信号Dllclk_posedge为有效，其余时间输出信号Dllclk_posedge为无效；
所述误差计数模块用来确定参考时钟Refclk和锁相输出时钟Dllclk的相位误差信息，具体为，
当参考时钟Refclk的相位超前于锁相输出时钟Dllclk的相位，即先检测到Refclk_posedge有效时，在系统时钟控制下，所述误差计数模块的内部计数器从零开始加1计数，即err_cntcur＝err_cntpre+1，其中，err_cntcur为所述误差计数模块的内部计数器当前值，err_cntpre为所述误差计数模块的内部计数器原有值，直至检测到Dllclk_posedge有效,内部计数器当前数值为有效误差ERR，将此刻的有效误差ERR输出至逐步逼近式PID控制模块，此时，有效误差ERR表示参考时钟Refclk超前锁相输出时钟Dllclk的相位信息。
当锁相输出时钟Dllclk的相位超前于参考时钟Refclk的相位，即先检测到Dllclk_posedge有效时，在系统时钟控制下，所述误差计数模块的内部计数器从零开始减1计数，即err_cntcur＝err_cntpre-1，其中，err_cntcur为所述误差计数模块的内部计数器当前值，err_cntpre为所述误差计数模块的内部计数器原有值，直至检测到Refclk_posedge有效，内部计数器当前数值为有效误差ERR，将此刻的有效误差ERR输出至逐步逼近式PID控制模块，此时，有效误差ERR表示锁相输出时钟Dllclk超前参考时钟Refclk的相位信息；
所述逐步逼近式PID控制模块用来确定可变模分频模块中分频系数更新值的增量ΔNnew，具体为，所述逐步逼近式PID控制模块采用逐步逼近式PID控制方法，使系统快速进入锁相稳定状态，所述逐步逼近式PID控制模块根据误差计数模块所输出的有效误差ERR的大小，选择不同的比例系数Kp、微分系数Kd和积分系数Ki，通过所述逐步逼近式PID控制模块中的计算公式获得分频系数更新值的增量ΔNnew，之后将ΔNnew输出至可变模分频模块；
所述可变模分频模块用来计算分频系数更新值和输出时钟波形，具体为，首先计算分频系数更新值，计算公式为Nnew＝Ncur+ΔNnew，其中，Nnew为分频系数...

【专利技术属性】
技术研发人员：李荣宽，吕瑞伟，袁媛，
申请(专利权)人：电子科技大学，
类型：发明
国别省市：四川;51