闪存控制器以及用来存取闪存模块的方法技术

本发明专利技术公开了一种用来存取一闪存模块的方法，其中所述闪存模块包括至少一闪存芯片，每一闪存芯片包括多个区块，每一区块包括多个页面，以及所述方法包括：发送一读取指令至所述闪存模块以请求至少一记忆单元上的数据；以及基于来自所述闪存模块的信息来分析所述至少一记忆单元的多个记忆细胞的状态信息，以决定一解码器采用的一解码方法。本发明专利技术的闪存模块能因应一个读取指令将每一记忆细胞的多位信息输出至所述闪存控制器，且每一记忆细胞的多位信息可指出所述记忆细胞的临界电压或状态，因而大幅改善读取效率；另外，本发明专利技术的解码器能判断所述多个状态的所述多个数量是平衡的或是不平衡的以采用不同的解码机制，以改善解码效率。

Flash controller and the method to access flash module

【技术实现步骤摘要】
闪存控制器以及用来存取闪存模块的方法
本专利技术关于闪存的存取控制，尤指一种用来进行闪存模块的存取管理的方法、相关的闪存控制器以及电子装置。
技术介绍
近年来由于存储器的技术不断地发展，各种可携式或非可携式记忆装置(例如：分别符合SD/MMC、CF、MS、XD及UFS标准的记忆卡；又例如：固态硬盘(solidstatedrive,SSD)；又例如：分别符合UFS及EMMC规格的嵌入式(embedded)记忆装置)被广泛地实施于诸多应用中。因此，这些记忆装置中的存储器的存取控制遂成为相当热门的议题。以常用的NAND型闪存而言，其主要可包括单阶细胞(singlelevelcell,SLC)与多阶细胞(multiplelevelcell,MLC)两大类的闪存。单阶细胞闪存中的每个被当作记忆细胞(memorycell)的晶体管只有两种电荷值，分别用来表示逻辑值0与逻辑值1。另外，多阶细胞闪存中的每个被当作记忆细胞的晶体管的存储能力则被充分利用，是采用较高的电压来驱动，以通过不同级别的电压在一个晶体管中记录至少两位的信息(诸如00、01、11、10)。理论上，多阶细胞闪存的记录密度可以达到单阶细胞闪存的记录密度的至少两倍，这对于曾经在发展过程中遇到瓶颈的NAND型闪存的相关产业而言，是非常好的消息。相较于单阶细胞闪存，由于多阶细胞闪存的价格较便宜，并且在有限的空间里可提供较大的容量，故多阶细胞闪存很快地成为市面上的记忆装置竞相采用的主流。然而，多阶细胞闪存的不稳定性所导致的问题也一一浮现。为了确保在记忆装置中对闪存的存取控制能符合相关规范，闪存的控制器通常备有某些管理机制以妥善地管理数据的存取。依据现有技术，具备上列管理机制的记忆装置仍有不足之处。例如，当三阶细胞(triplelevelcell,TLC)被应用于记忆装置时，会有位错误率增加等问题。虽然针对来自三阶细胞闪存的读取数据的传统感测方案已被提出来尝试解决这些问题，但在具有四阶细胞(Quadruplelevelcell,QLC)闪存的记忆装置上并不管用。尤其，传统感测方案对于在四阶细胞闪存中的每记忆细胞的高阶存储电位(high-levelpermemorycell)并不好。因此，需要一种新颖的方法以及相关架构，以在没有副作用或较不会带来副作用的强况下加强整体效能。
技术实现思路
本专利技术的一目的在于公开一种用来进行一记忆装置的存取管理的方法，即使在一高密度存储排列下依然能有效率地取得足够的信息供解码运作的用以解决上述问题。本专利技术一实施例揭示了一种闪存控制器，其中所述闪存控制器耦接至一闪存模块，所述闪存模块包括至少一闪存芯片，每一闪存芯片包括多个区块，每一区块包括多个页面，以及所述闪存控制器包括一存储器、一微处理器以及一控制逻辑。所述存储器是用来存储一程序代码，以及所述微处理器是用来执行所述程序代码以通过所述控制逻辑来存取所述闪存模块。在所述闪存控制器的运作中，在所述微处理器发送一读取指令至所述闪存模块以请求至少一记忆单元(memoryunit)上的数据以后，所述控制逻辑基于来自所述闪存模块的信息来分析所述至少一记忆单元的多个记忆细胞(memorycell)的状态信息，以决定所述控制逻辑中的一解码器采用的一解码方法。本专利技术另一实施例公开了一种用来存取一闪存模块的方法，其中所述闪存模块包括至少一闪存芯片，每一闪存芯片包括多个区块，每一区块包括多个页面，以及所述方法包括：发送一读取指令至所述闪存模块以请求至少一记忆单元上的数据；以及基于来自所述闪存模块的信息来分析所述至少一记忆单元的多个记忆细胞的状态信息，以决定一解码器采用的一解码方法。附图说明图1为依据本专利技术一实施例的一电子装置的示意图。图2为依据本专利技术一实施例的一三维NAND型闪存的示意图。图3为依据本专利技术一实施例绘示的图2所示的三维NAND型闪存的某些局部结构。图4为依据本专利技术一实施例绘示的图2所示的三维NAND型闪存的多个记忆细胞中的一个记忆细胞的某些实施细节。图5为依据本专利技术一实施例的四阶细胞区块的一记忆细胞的多个状态(编程状态)的示意图。图6为依据本专利技术一实施例的一闪存芯片的示意图。图7为依据本专利技术一第一实施例的一感测放大器的示意图。图8为依据本专利技术一实施例的图7所示的感测放大器的某些信号的时序图。图9为依据本专利技术一实施例的一计数器以及一映射电路的示意图。图10为依据本专利技术一实施例的状态S0～S15以及对应的最高有效位与多个最低有效位的示意图。图11为依据本专利技术一实施例的传送读取指令以及最高有效位/最低有效位的时序图。图12为依据本专利技术一实施例的一种用来存取一闪存模块的方法的流程图。图13为依据本专利技术一实施例的多个记忆细胞的多个状态的直方图。图14为依据本专利技术一第二实施例的一感测放大器的示意图。图15为依据本专利技术一实施例的图14所示的感测放大器的某些信号的时序图。其中，附图标记说明如下：10电子装置50主装置52处理器54电源供应电路100记忆装置110存储器控制器112微处理器112C程序代码112M只读存储器114控制逻辑电路132编码器134解码器136随机化器138去随机化器116随机存取存储器118传输接口电路120闪存模块122-1,122-2,…,122-N闪存芯片1200,1202,1204,1206,1208,1210,1212,1214,1216步骤M(1,1,1),M(2,1,1),…,M(Nx,1,1),M(1,2,1),…,M(Nx,2,1),…,M(1,Ny,1),…,M(Nx,Ny,1),M(1,1,2),M(2,1,2),…,M(Nx,1,2),M(1,2,2),…,M(Nx,2,2),…,M(1,Ny,2),…,M(Nx,Ny,2),…,M(1,1,Nz),…,M(Nx,1,Nz),M(1,2,Nz),…,M(Nx,2,Nz),…,M(1,Ny,Nz),…,M(Nx,Ny,Nz),M(nx,ny,nz)记忆细胞MBLS(1,1),…,MBLS(Nx,1),MBLS(1,2),…,MBLS(Nx,2),…,MBLS(1,Ny),…,MBLS(Nx,Ny)上方选择电路MSLS(1,1),…,MSLS(Nx,1),MSLS(1,2),…,MSLS(Nx,2),…,MSLS(1,Ny),…,MSLS(Nx,Ny)下方选择电路BL(1),…,BL(Nx)位线WL(1,1),WL(2,1),…,WL(Ny,1),WL(1,2),WL(2,2),…,WL(Ny,2),…,WL(1,Nz),WL(2,Nz),…,WL(本文档来自技高网...

【技术保护点】
1.一种闪存控制器，其中所述闪存控制器耦接至一闪存模块，所述闪存模块包括至少一闪存芯片，每一闪存芯片包括多个区块，每一区块包括多个页面，以及所述闪存控制器的特征在于，包括：/n一存储器，用来存储一程序代码；以及/n一微处理器，用来执行所述程序代码以通过一控制逻辑来存取所述闪存模块；/n其中在所述微处理器发送一读取指令至所述闪存模块以请求至少一记忆单元上的数据以后，所述控制逻辑基于来自所述闪存模块的信息来分析所述至少一记忆单元的多个记忆细胞的状态信息，以决定所述控制逻辑中的一解码器采用的一解码方法。/n

【技术特征摘要】
20180719 US 62/700,345;20190709 US 16/505,7251.一种闪存控制器，其中所述闪存控制器耦接至一闪存模块，所述闪存模块包括至少一闪存芯片，每一闪存芯片包括多个区块，每一区块包括多个页面，以及所述闪存控制器的特征在于，包括：
一存储器，用来存储一程序代码；以及
一微处理器，用来执行所述程序代码以通过一控制逻辑来存取所述闪存模块；
其中在所述微处理器发送一读取指令至所述闪存模块以请求至少一记忆单元上的数据以后，所述控制逻辑基于来自所述闪存模块的信息来分析所述至少一记忆单元的多个记忆细胞的状态信息，以决定所述控制逻辑中的一解码器采用的一解码方法。


2.如权利要求1所述的闪存控制器，其特征在于，所述控制逻辑自所述闪存模块接收所述多个记忆细胞的状态信息。


3.如权利要求2所述的闪存控制器，其特征在于，所述控制逻辑判断所述多个记忆细胞的多个状态的多个数量是平衡的或是不平衡的以产生一判断结果；若所述判断结果指出所述多个记忆细胞的所述多个状态的所述多个数量是平衡的，所述解码器使用一第一解码方法来解码自所述闪存控制器接收的数据；以及若所述判断结果指出所述多个记忆细胞的所述多个状态的所述多个数量是不平衡的，所述解码器使用一第二解码方法来解码自所述闪存控制器接收的所述数据。


4.如权利要求3所述的闪存控制器，其特征在于，所述第一解码方法是一硬解码方法，以及所述第二解码方法是一软解码方法。


5.如权利要求4所述的闪存控制器，其特征在于，若所述判断结果指出所述多个记忆细胞的所述多个状态的所述多个数量是平衡的，所述解码器使用所述第一解码方法来解码自所述闪存控制器接收的所述数据，其中所述数据仅自所述多个记忆细胞的状态信息取得；以及若所述判断结果指出所述多个记忆细胞的所述多个状态的所述多个数量是不平衡的，所述解码器使用所述第二解码方法以通过使用所述多个记忆细胞的状态信息以及自所述闪存模块接收的其他信息来解码所述数据。


6.如权利要求5所述的闪存控制器，其特征在于，所述至少一记忆单元的每一记忆细胞是用来存储多个位，每一记忆细胞具有多个状态，所述多个状态是用来指出所述多个位的不同组合，每一记忆细胞的状态信息是用来指出所述记忆细胞具有哪一个状态；以及每一状态是区分为多个子范围，且所述其他信息是指出所述记忆细胞具有所述状态的哪一个子范围的软信息。


7.如权利要求5所述的闪存控制器，其特征在于，若所述判断结果指出所述多个记忆细胞的所述多个状态的所述多个数量是不平衡的，所述解码器直接使用所述第二解码方法以通过使用所述多个记忆细胞的状态信息以及自所述闪存模块接收的所述其他信息来解码所述数据，而不使用所述第一解码方法。


8.如权利要求5所述的闪存控制器，其特征在于，若所述判断结果指出所述多个记忆细胞的所述多个状态的所述多个数量是不平衡的，所述控制逻辑发送一信号以触发所述闪存模块传送所述其他信息至所述闪存控制器，接着所述解码器使用所述第二解码方法以通过使用所述多个记忆细胞的状态信息以及自所述闪存模块接收的所述其他信息来解码所述数据。


9.如权利要求3所述的闪存控制器，其特征在于，若所述解码器无法使用所述第一解码方法来解码所述数据，所述控制逻辑发送一信号以触发所述闪存模块传送其他信息至所述闪存控制器，接着所述解码器使用所述第二解码方法以通过使用所述多个记忆细胞的状态信息以及自所述闪存模块接收的所述其他信息来解码所述数据。


10.一种用来存取一闪存模...

【专利技术属性】
技术研发人员：杨宗杰，
申请(专利权)人：慧荣科技股份有限公司，
类型：发明
国别省市：中国台湾;71