电路和电子设备制造技术

本申请涉及电路和电子设备。电路包括：输入节点，被配置为通过AXI总线接收数据访问请求，其传送相应数据起始地址和指示突发请求中请求的数据单元是加密还是非加密数据单元的安全信息，该请求将关于数据单元大小、突发请求类型和长度的补充信息与相应数据起始地址和安全信息一起传送；读取电路块，耦合到输入节点，被配置为从存储器接收数据单元可用性信号，读取数据起始地址和安全信息，据此将突发请求划分为对加密数据单元和对非加密数据单元的突发请求，使这些请求转发到存储器，并从存储器获取相应数据单元集合；和处理电路装置，被配置为将AES处理应用于对加密数据单元的突发请求。由此提供适于插在AXI总线上以与存储器控制器协作的硬件方案。

Circuits and electronic equipment

【技术实现步骤摘要】
电路和电子设备
本文涉及解密技术。一个或多个实施例可以应用于解密引擎，该解密引擎例如用于通过高级可扩展接口(AXI)总线的外部存储器访问。
技术介绍
例如STM32微控制器(可从ST集团公司获得)之类的微控制器正在引入越来越多的也可以在高性能总线上运行的安全特征。基本的加密/解密处理可能会带来时延，这与高性能总线操作很难兼容，其中如在从外部存储器的代码执行中那样，“实时(onthefly)”解密可能代表期望的特征。
技术实现思路
尽管该领域有广泛的活动，但仍需要进一步改进的方案。例如，期望方案可以促进例如在64位AXI总线接口上例如快速执行加密代码(和数据突发读取)，同时减少对硅面积和时延的影响。根据本申请的一个方面，提供一种电路，包括：输入节点，被配置为通过AXI总线接收对存储在存储器中的数据单元的数据访问请求，其中所述AXI总线以突发模式操作，其中所述请求包括用于从相应数据起始地址开始访问存储在所述存储器中的相应数据单元集合的突发请求，所述突发请求传送相应数据起始地址和指示在所述突发请求中请求本文档来自技高网...

【技术保护点】
1.一种电路，其特征在于，包括：/n输入节点，被配置为通过AXI总线接收对存储在存储器中的数据单元的数据访问请求，其中所述AXI总线以突发模式操作，其中所述请求包括用于从相应数据起始地址开始访问存储在所述存储器中的相应数据单元集合的突发请求，所述突发请求传送相应数据起始地址、以及指示在所述突发请求中请求的数据单元是加密数据单元还是非加密数据单元的安全信息，其中通过所述AXI总线接收的对数据单元的所述请求将关于数据单元大小、突发请求类型和突发请求长度的补充信息与所述相应数据起始地址和安全信息一起传送；/n读取电路块，耦合到所述输入节点，所述读取电路块被配置为从所述存储器接收指示数据单元的可用性的...

【技术特征摘要】
20180308 IT 1020180000033731.一种电路，其特征在于，包括：
输入节点，被配置为通过AXI总线接收对存储在存储器中的数据单元的数据访问请求，其中所述AXI总线以突发模式操作，其中所述请求包括用于从相应数据起始地址开始访问存储在所述存储器中的相应数据单元集合的突发请求，所述突发请求传送相应数据起始地址、以及指示在所述突发请求中请求的数据单元是加密数据单元还是非加密数据单元的安全信息，其中通过所述AXI总线接收的对数据单元的所述请求将关于数据单元大小、突发请求类型和突发请求长度的补充信息与所述相应数据起始地址和安全信息一起传送；
读取电路块，耦合到所述输入节点，所述读取电路块被配置为从所述存储器接收指示数据单元的可用性的数据单元可用性信号，读取由所述突发请求传送的所述数据起始地址和所述安全信息，根据所述数据起始地址和所述安全信息将所述突发请求划分为对加密数据单元的突发请求和对非加密数据单元的突发请求，使所述对加密数据单元的突发请求和所述对非加密数据单元的突发请求都转发到所述存储器，并通过所述AXI总线从所述存储器获取相应数据单元集合；以及
处理电路装置，被配置为通过计算用于所述加密数据单元的解密掩码、并将所述解密掩码应用于获取到的所述加密数据单元，来将高级加密标准AES处理应用于所述对加密数据单元的突发请求，其中应用所述解密掩码包括：通过以下项来向数据单元中的加密数据单元应用所述解密掩码：
根据所述数据单元可用性信号和所述补充信息来计算用于所述加密数据单元的当前数据地址，以及
根据计算的所述当前数据地址来选择被应用于所述加密数据单元的所述解密掩码。


2.根据权利要求1所述的电路，其特征在于，所述输入节点被配置为通过所述AXI总线的地址读取信道接收所述数据访问请求，并且通过所述AXI总线的数据读取信道从所述存储器获取所述加密数据单元和所述非加密数据单元。


3.根据权利要求1所述的电路，其特征在于，还包括第一寄存器和第二寄存器，其中所述读取电路块被配置为按步骤划分所述突发请求，所述步骤包括：将所述安全信息与存储在所述第一寄存器中的安全指令进行比较，以及将所述数据起始地址与存储在所述第二寄存器中的地址范围进行比较。


4.根据权利要求1所述的电路，其特征在于，还包括FIFO寄存器，其中所述处理电路装置被配置为：经由解密处理流水线将AES处理应用于所述对加密数据单元的突发请求，检查所述解密处理流水线是否可用于处理进入的对加密数据单元的突发请求，以及如果所述解密处理流水线不可用，则将进入的对加密数据单元的突发请求存储在所述FIFO寄存器中。


5.根据权利要求1所述的电路，其特征在于，所述处理电路装置被配置为：作为与用于所述加密数据单元的所述当前数据地址一起接收到的至少一个掩码改变控制位的值的改变的结果，改变被应用于所述加密数据单元的所述解密掩码的至少一部分。


6.根据权利要求1所述的电路，其特征在于，所述处理电路装置被配置为：
在所述解密掩码中设置可应用于不同加密数据单元的多个掩码部分；
作为与所述加密数据单元的所述当前数据地址一起接收到的第一掩码改变控制位的值的改变的结果，改变被应用于所述加密数据单元的所述解密掩码；以及
作为与所述加密数据单元的所述当前数据地址一起接收到的第二掩码改变控制位的值的改变的结果，改变被应用于所述加密数据单元的所述解密掩码的部分。...

【专利技术属性】
技术研发人员：G·谷亚纳西亚，R·克里特利，
申请(专利权)人：意法半导体股份有限公司，
类型：新型
国别省市：意大利;IT