一种面向高速消息传输的PCIE数据传输系统及计算机技术方案

本发明专利技术涉及计算机外围设备高速互联总线（PCIE）技术领域，尤其涉及一种面向高速消息传输的PCIE数据传输系统及计算机。包括采用非轮询方式进行交互的处理器和消息处理芯片；所述处理器和消息处理芯片之间的数据包包括P数据包、NP数据包、CPL数据包，并且所述处理器和所述消息处理芯片均采用专门的通道发送和接收CPL数据包。可以满足PCIE的防死锁约束，并且在工程上容易实现，能够提升PCIE整体性能。

【技术实现步骤摘要】
一种面向高速消息传输的PCIE数据传输系统及计算机
本专利技术涉及计算机外围设备高速互联总线（PCIE）
，尤其涉及一种面向高速消息传输的PCIE数据传输系统及计算机。
技术介绍
申请公布号CN109684269A，申请公布日2019年4月26日的专利技术专利申请公开了一种PCIE交换芯片内核及工作方法，能够按照PCIE标准协议规定的排序规则转发PCIE事务层数据包，以遵循生产者和消费者模型。消息处理芯片是实现高速消息传输机制的核心芯片，PCIE接口是消息处理芯片的唯一访存接口，对于消息传输的性能有着至关重要的作用。PCIE事务层数据包的转发顺序是PCIE接口实现的重要依据。对于高速消息传输而言，某些标准PCIE序的规则并不完全适用。
技术实现思路
本专利技术旨在提供一种针对高性能计算机中的高速消息传输应用的PCIE数据传输系统及计算机，用以提升计算机的计算性能。一种面向高速消息传输的PCIE数据传输系统，其特征在于：包括采用非轮询方式进行交互的处理器和消息处理芯片；所述处理器和消息处理芯片之间的数据包包括P数据包、NP数据包、CPL数据包，并且所述处理器和所述消息处理芯片均采用专门的通道发送和接收CPL数据包。PCIE标准序所规定的生产者消费者场景并不全是高速消息传输中必须的组成部分，并且其性能提升序的实现在工程上也较为繁琐。上述技术方案中，处理器与消息处理芯片采用非轮询方式进行交互，使得它们均可以采用专门的通道处理CPL数据包，可以满足PCIE的防死锁约束，并且在工程上容易实现，能够提升PCIE整体性能。作为优选，所述消息处理芯片包括用于发送P数据包的第一EP发送通道、用于发送NP数据包的第二EP发送通道，用于发送CPL数据包的第三EP发送通道；所述处理器包括用于接收P数据包、NP数据包的第一RC接收通道，用于接收CPL数据包的第二RC接收通道；所述消息处理芯片设置有阻塞模块，所述阻塞模块用于阻止所述消息处理芯片发送的NP数据包穿越所述消息处理芯片发送的P数据包。在消费者发送至生产者方向，同时满足PCIE序的防死锁约束和生产者消费者模型约束。进一步地，所述阻塞模块，包括对应所述第二EP发送通道中各NP数据包设置的NP计数器；所述NP计数器的计数值在各NP数据包进入所述第二EP发送通道时被初始化为对应NP数据包进入所述第二EP发送通道之前所述第一EP发送通道中的P数据包的数量；所述第一EP发送通道每发出一个P数据包，所述阻塞模块中各NP计数器的计数值均被减1；所述阻塞模块在所述第二EP发送通道中的NP数据包即将准备发出时，判断所述阻塞模块中与该NP数据包对应NP计数器的计数值，如果计数值不大于0，则允许所述NP数据包被发出，否则阻塞所述NP数据包。进一步地，所述处理器包括用于发送P数据包、NP数据包的第一RC发送通道，用于发送CPL数据包的第二RC发送通道；所述消息处理芯片包括用于接收P数据包、NP数据包的第一EP接收通道，用于接收CPL数据包的第二EP接收通道。在生产者发送至消费者方向，同时满足PCIE序的防死锁约束和生产者消费者模型约束。作为优选，所述处理器和消息处理芯片之间的数据包还包括ROP数据包、RONP数据包。结合高速消息机制的具体序要求，引入带有RO（RelaxOrder，松散序）标记的PCIE事务层数据包，该种类型的数据包可以违反PCIE标准序规则，以提升计算机性能。作为优选，所述处理器包括用于发送P数据包、NP数据包、ROP数据包的第一RC发送通道，用于发送CPL数据包的第二RC发送通道，用于发送RONP数据包的第三RC发送通道；所述消息处理芯片包括用于接收P数据包、NP数据包的第一EP接收通道，用于接收CPL数据包的第二EP接收通道，用于接收ROP数据包、RONP数据包的第三EP接收通道；所述消息处理芯片设置有阻塞模块，所述阻塞模块用于阻止所述消息处理芯片接收到的P数据包穿越所述消息处理芯片接收到的ROP数据包。进一步地，所述阻塞模块，包括对应所述第一EP接收通道中各P数据包设置的P计数器；所述P计数器的计数值在各P数据包进入所述第一EP接收通道时被初始化为对应P数据包进入所述第一EP接收通道之前所述第三EP接收通道中的ROP数据包的数量；所述第三EP接收通道每发出一个ROP数据包，所述阻塞模块中各计数器的计数值均被减1；所述阻塞模块在所述第一EP接收通道中的P数据包即将准备发出时，判断所述阻塞模块中与该P数据包对应P计数器的计数值，如果计数值不大于0，则允许所述P数据包被发出，否则阻塞所述P数据包。作为优选，所述处理器包括用于接收P数据包、NP数据包的第一RC接收通道，用于接收CPL数据包的第二RC接收通道；所述消息处理芯片包括用于发送P数据包的第一EP发送通道，用于发送NP数据包的第二EP发送通道，用于发送CPL数据包的第三EP发送通道；所述消息处理芯片设置有阻塞模块，所述阻塞模块用于阻止所述消息处理芯片发送的NP数据包穿越所述消息处理芯片发送的P数据包。进一步地，所述阻塞模块，包括对应所述第二EP发送通道中各NP数据包设置的NP计数器；所述NP计数器的计数值在各NP数据包进入所述第二EP发送通道时被初始化为对应NP数据包进入所述第二EP发送通道之前所述第一EP发送通道中的P数据包的数量；所述第一EP发送通道每发出一个P数据包，所述阻塞模块中各NP计数器的计数值均被减1；所述阻塞模块在所述第二EP发送通道中的NP数据包即将准备发出时，判断所述阻塞模块中与该NP数据包对应NP计数器的计数值，如果计数值不大于0，则允许所述NP数据包被发出，否则阻塞所述NP数据包。本专利技术还提出一种计算机，其特征在于：包括上述任一项所述的PCIE数据传输系统。本专利技术具有下述有益效果：本专利技术针对高速消息传输应用场景，处理器与消息处理芯片采用中断进行交互，交互效率更高。采用专门的通道处理CPL数据包，能够满足PCIE的防死锁约束，并且在工程上容易实现，能够提升PCIE整体性能。具体实施方式这里使用的术语仅用于描述特定实施例的目的，而不意图限制本专利技术。除非另外定义，否则本文使用的所有术语具有与本专利技术所属领域的普通技术人员通常理解的相同的含义。将进一步理解的是，常用术语应该被解释为具有与其在相关领域和本公开内容中的含义一致的含义。本公开将被认为是本专利技术的示例，并且不旨在将本专利技术限制到特定实施例。实施例一一种面向高速消息传输的PCIE数据传输系统，包括采用非轮询方式进行交互的处理器和消息处理芯片。消息处理芯片设有PCIE接口作为其访问处理器的访存接口，通过PCIE总线进行访存。本实施例中，消息处理芯片可以采用中断方式通知处理器，而处理器直接根据寄存器地址读取消息处理芯片上的IO寄存器而不是通过轮询消息处理芯片上的IO寄存器来确定消息处理器的状态。一方面中断相比轮询具有更高的处理效率，另一方面避免了轮询的应用场景后允许PCIE事务层的CPL数据包穿越P数据包，并且P数据包本文档来自技高网...

【技术保护点】
1.一种面向高速消息传输的PCIE数据传输系统，其特征在于：/n包括采用非轮询方式进行交互的处理器和消息处理芯片；/n所述处理器和消息处理芯片之间的数据包包括P数据包、NP数据包、CPL数据包，并且所述处理器和所述消息处理芯片均采用专门的通道发送和接收CPL数据包。/n

【技术特征摘要】
1.一种面向高速消息传输的PCIE数据传输系统，其特征在于：
包括采用非轮询方式进行交互的处理器和消息处理芯片；
所述处理器和消息处理芯片之间的数据包包括P数据包、NP数据包、CPL数据包，并且所述处理器和所述消息处理芯片均采用专门的通道发送和接收CPL数据包。


2.根据权利要求1所述的一种面向高速消息传输的PCIE数据传输系统，其特征在于：
所述消息处理芯片包括用于发送P数据包的第一EP发送通道、用于发送NP数据包的第二EP发送通道，用于发送CPL数据包的第三EP发送通道；
所述处理器包括用于接收P数据包、NP数据包的第一RC接收通道，用于接收CPL数据包的第二RC接收通道；
所述消息处理芯片设置有阻塞模块，所述阻塞模块用于阻止所述消息处理芯片发送的NP数据包穿越所述消息处理芯片发送的P数据包。


3.根据权利要求2所述的一种面向高速消息传输的PCIE数据传输系统，其特征在于：
所述阻塞模块，包括对应所述第二EP发送通道中各NP数据包设置的NP计数器；
所述NP计数器的计数值在各NP数据包进入所述第二EP发送通道时被初始化为对应NP数据包进入所述第二EP发送通道之前所述第一EP发送通道中的P数据包的数量；
所述第一EP发送通道每发出一个P数据包，所述阻塞模块中各NP计数器的计数值均被减1；
所述阻塞模块在所述第二EP发送通道中的NP数据包即将准备发出时，判断所述阻塞模块中与该NP数据包对应NP计数器的计数值，如果计数值不大于0，则允许所述NP数据包被发出，否则阻塞所述NP数据包。


4.根据权利要求1所述的一种面向高速消息传输的PCIE数据传输系统，其特征在于：
所述处理器包括用于发送P数据包、NP数据包的第一RC发送通道，用于发送CPL数据包的第二RC发送通道；
所述消息处理芯片包括用于接收P数据包、NP数据包的第一EP接收通道，用于接收CPL数据包的第二EP接收通道。


5.根据权利要求1所述的一种面向高速消息传输的PCIE数据传输系统，其特征在于：
所述处理器和消息处理芯片之间的数据包还包括ROP数据包、RONP数据包。


6.根据权利要求5所述的一种面向高速消息传输的PCIE数据传输系统，其特征在于：
所述处理器包括用于发送P数据包、NP数据包、ROP数据包的第一RC发送通道，用于发送CPL数据包的第二RC发送通道，用于发送RONP数据包的第三RC...

【专利技术属性】
技术研发人员：牟华先，周舟，曹志强，任秀江，崔晓阳，周建毅，
申请(专利权)人：无锡江南计算技术研究所，
类型：发明
国别省市：江苏;32