用于可测试性设计的数据读取装置及数据读取方法制造方法及图纸

本发明专利技术提供一种用于可测试性设计的数据读取装置及数据读取方法。数据读取装置包括缓冲器以及数据序列化电路。数据序列化电路接收时脉正缘触发信号、时脉负缘触发信号、触发遮罩信号与待测数据。数据序列化电路依据触发遮罩信号遮蔽时脉正缘触发信号与时脉负缘触发信号其中之一，并依据并未被遮蔽的时脉正缘触发信号或时脉负缘触发信号以将部分的待测数据提供至数据序列化电路的输出端以作为数据读取装置的输出信号。藉此，可增大待测数据的数据有效窗口。

Data reading device and method for testability design

【技术实现步骤摘要】
用于可测试性设计的数据读取装置及数据读取方法
本专利技术涉及一种可测试性设计(DesignforTesting；DFT)技术，尤其涉及一种用于可测试性设计的数据读取装置及数据读取方法。
技术介绍
在可测试性设计(DesignforTesting；DFT)技术中，为了方便对芯片或电路的功能进行测试或验证，通常会在电路的设计阶段植入相关的测试电路，以便于在电路设计完成后进行测试。当测试机台利用对芯片或电路进行信号的量测时，由于测试电路中每个接脚的信号传递速度因接脚阻抗、走线长度、逻辑门反应时间不尽相同而让信号在传递过程中发生延迟致能/禁能的情形，此种现象可称为是数据偏斜(dataskew)。基于半导体制程的技术进步及通讯规格逐渐提升其传输能力的情况下，电路的信号传输速度将可预期地愈来愈快，但也导致可利用的数据有效窗口(datavalidwindow)也将愈来愈小。此外，当接脚邻近电力线时，也可能因为电力线的电力传输而使得此接脚中信号发生数据偏斜。如此一来，想要在高速情况下从数据有效窗口中准确地获得待测信号的难度亦愈来愈高。因此，如何更易于获得并测试待测信号，便是在信号测试领域中长年存在的问题之一。
技术实现思路
本专利技术提供一种用于可测试性设计的数据读取装置及数据读取方法，其用以加大待测信号中可利用的数据有效窗口。本专利技术实施例所述的用于可测试性设计的数据读取装置包括缓冲器以及数据序列化电路。缓冲器用以暂存待测数据。数据序列化电路耦接缓冲器。数据序列化电路接收时脉正缘触发信号、时脉负缘触发信号、触发遮罩信号与待测数据。数据序列化电路依据所述触发遮罩信号以遮蔽时脉正缘触发信号与时脉负缘触发信号其中之一，并依据并未被遮蔽的时脉正缘触发信号或时脉负缘触发信号以将部分的待测数据提供至数据序列化电路的输出端以作为数据读取装置的输出信号。本专利技术实施例所述的用于可测试性设计的数据读取方法适用于包括数据序列化电路的数据读取装置。所述数据读取方法包括下列步骤：获得时脉正缘触发信号、时脉负缘触发信号、触发遮罩信号与待测数据；以及，依据所述触发遮罩信号以遮蔽所述时脉正缘触发信号与所述时脉负缘触发信号其中之一，并依据并未被遮蔽的时脉正缘触发信号或时脉负缘触发信号以将部分的待测数据提供至数据序列化电路的输出端以作为数据读取装置的输出信号。基于上述，本专利技术实施例所述的数据读取装置与数据读取方法可在读取待测信号时，利用额外设置的触发遮蔽信号来阻挡或遮蔽时脉正缘触发信号与时脉负缘触发信号的其中之一，并利用并未被遮蔽的另一个触发信号来获得对应的部分待测数据。如此一来，待测数据的输出时间将会从原有时脉的一个时脉周期的一半增加到一个时脉周期。藉此，便可在不调整使用此数据读取装置的芯片中之内部数据类型、不改变时脉或相关配置的情况下增加可使用的数据有效窗口，让外部的测试机台能够更为简易地判读数据读取装置所获得的待测数据的正确性。为让本专利技术的上述特征和优点能更明显易懂，下文特举实施例，并配合附图作详细说明如下。附图说明图1是依照本专利技术一实施例的一种数据读取装置的方块图；图2是用来说明时脉信号DQS、时脉正缘触发信号CLKOUT_T、时脉负缘触发信号CLKOUT_C及待测数据D0～D3与D<3:0>的波型图；图3是依据本专利技术一实施例以说明时脉信号DQS、时脉正缘触发信号CLKOUT_T、时脉负缘触发信号CLKOUT_C、触发遮罩信号DMASK及待测数据D0～D3与D<3:0>的波型图；图4是图1中数据序列化电路120的方块图；图5是依照本专利技术一实施例的一种用于可测试性设计的数据读取方法的流程图。附图标号说明：100：数据读取电路110：缓冲器112：先进先出缓冲器114：并行转串行缓冲器120：数据序列化电路130：芯片外驱动器140：衬垫RWD：待测数据D+：正缘待测数据D-：负缘待测数据D<3:0>、D0～D3：数据CLKOUT_T：时脉正缘触发信号CLKOUT_C：时脉负缘触发信号DMASK：触发遮罩信号DQS：时脉信号410：第一开关415：第一组合逻辑420：第二开关425：第二组合逻辑SW1：第一开关信号SW2：第二开关信号OUT：输出端tCK：时脉周期DVW1、DVW2、DVW3：数据有效窗口t1：时间具体实施方式如图1所示，数据读取电路100可应用于动态数据随机存取存储器(DRAM)装置，尤其是应用于低功率(lowpower)动态随机存取存储器装置。低功率动态随机存取存储器装置为了降低电源消耗而将延迟锁定回路(delaylockloop；DLL)从原有的DRAM架构中移除，因而降低了DRAM装置中数据的传输稳定度。本实施例的数据读取电路100可设置于芯片中，并且位于芯片外部的测试机台可利用数据读取电路100来读取欲待测量的相关信号或数据。图1中的数据读取电路100主要包括缓冲器110以及数据序列化电路120。缓冲器110用以暂存从存储器阵列获得的待测数据RWD。详细来说，可依据存储器地址对存储单元阵列进行定位，并将位于存储单元阵列中与存储器地址相对应的数据通过读写数据线读出以成为待测数据RWD，并将待测数据RWD暂存至缓冲器110中。本实施例的缓冲器110包括先进先出(FIFO)缓冲器112以及并行转串行缓冲器114。先进先出缓冲器112会将较先获得的数据较先提供到其输出端，较后获得的数据则会在前面的数据皆已输出之后再行输出，以供后续的元件使用。并行转串行缓冲器耦接至先进先出缓冲器112，并将以并行形式传输的待测数据转换为以串行形式传输的待测数据。应用本实施例者可依据DRAM装置内部的数据形式与DRAM装置外部输出的数据形式而调整缓冲器110的结构。数据序列化电路120接收时脉正缘触发信号CLKOUT_T、时脉负缘触发信号CLKOUT_C、触发遮罩信号DMASK与从缓冲器110中获得的待测数据。本实施例中，待测数据包括对应至时脉正缘触发信号CLKOUT_T的正缘待测数据D+以及对应至时脉负缘触发信号CLKOUT_C的负缘待测数据D-。正缘待测数据D+与负缘待测数据D-皆是待测数据的一部份。换句话说，数据序列化电路120利用致能的时脉正缘触发信号CLKOUT_T而将正缘待测数据D+输出至衬垫140，数据序列化电路120亦利用致能的时脉负缘触发信号CLKOUT_C而将负缘待测数据D-输出至衬垫140。数据序列化电路120依据触发遮罩信号DMASK以遮蔽时脉正缘触发信号CLKOUT_T与时脉负缘触发信号CLKOUT_C其中之一，并依据并未被遮蔽的时脉正缘触发信号CLKOUT_T或时脉负缘触发信号CLKOUT_C将部分的待测数据提供至数据序列化电路120的输出端，以作为数据读取装置本文档来自技高网...

【技术保护点】
1.一种用于可测试性设计的数据读取装置，其特征在于，包括：/n缓冲器，用以暂存待测数据；以及/n数据序列化电路，耦接所述缓冲器，其中所述数据序列化电路接收时脉正缘触发信号、时脉负缘触发信号、触发遮罩信号与所述待测数据，/n其中，所述数据序列化电路依据所述触发遮罩信号以遮蔽所述时脉正缘触发信号与所述时脉负缘触发信号其中之一，并依据并未被遮蔽的所述时脉正缘触发信号或所述时脉负缘触发信号以将部分的所述待测数据提供至所述数据序列化电路的输出端以作为所述数据读取装置的输出信号。/n

【技术特征摘要】
1.一种用于可测试性设计的数据读取装置，其特征在于，包括：
缓冲器，用以暂存待测数据；以及
数据序列化电路，耦接所述缓冲器，其中所述数据序列化电路接收时脉正缘触发信号、时脉负缘触发信号、触发遮罩信号与所述待测数据，
其中，所述数据序列化电路依据所述触发遮罩信号以遮蔽所述时脉正缘触发信号与所述时脉负缘触发信号其中之一，并依据并未被遮蔽的所述时脉正缘触发信号或所述时脉负缘触发信号以将部分的所述待测数据提供至所述数据序列化电路的输出端以作为所述数据读取装置的输出信号。


2.根据权利要求1所述的数据读取装置，其特征在于，所述待测数据包括对应至所述时脉正缘触发信号的正缘待测数据以及对应至所述时脉负缘触发信号的负缘待测数据，并且，
所述数据序列化电路包括：
第一开关，其控制端接收由所述时脉正缘触发信号与所述触发遮罩信号产生的第一开关信号，所述第一开关的接收端接收所述正缘待测数据，所述第一开关的输出端耦接所述数据序列化电路的所述输出端；以及
第二开关，其控制端接收由所述时脉负缘触发信号与所述触发遮罩信号产生的第二开关信号，所述第二开关的接收端接收所述负缘待测数据，所述第二开关的输出端耦接所述数据序列化电路的所述输出端，
其中，当所述时脉正缘触发信号依据所述触发遮罩信号而被遮蔽时，所述第二开关信号被致能以使所述第二开关的所述接收端耦接至所述第二开关的输出端，从而输出所述负缘待测数据，
当所述时脉负缘触发信号依据所述触发遮罩信号而被遮蔽时，所述第一开关信号被致能以使所述第一开关的所述接收端耦接至所述第一开关的输出端，从而输出所述正缘待测数据。


3.根据权利要求1所述的数据读取装置，其特征在于，所述数据读取装置还包括：
芯片外驱动器，耦接所述数据序列化电路以接收所述数据读取装置的所述输出信号；以及
衬垫，电性连接至所述芯片外驱动器，
其中所述芯片外驱动器依据所述输出信号以使部分的所述待测数据提供至所述衬垫。


4.根据权利要求1所述的数据读取装置，其特征在于，还包括：
存储器阵列，其中所述待测数据由所述存储器阵列所存储或产生。


5.根据权利要求1所述的...

【专利技术属性】
技术研发人员：林哲民，
申请(专利权)人：华邦电子股份有限公司，
类型：发明
国别省市：中国台湾;71