一种无频率过冲的数字锁相环制造技术

本发明专利技术公开了一种无频率过冲的数字锁相环，包括频率量化器、过冲抑制滤波器以及数控振荡器；所述压控振荡器输出时钟信号至频率量化器；频率量化器用于直接量化压控振荡器所输出时钟信号的频率；过冲抑制滤波器根据所得到的频率信息和预期的频率信息的差异，以动态地调整滤波器的环路参数，输出无过冲的频率控制信息给到数控振荡器，数控振荡器根据接收到的频率控制信息来输出对应频率的时钟信号，该时钟信号作为数字锁相环的输出供给数字电路使用。本发明专利技术的频率量化器直接量化压控振荡器输出的频率，得到的频率信息送入过冲抑制滤波器中，动态并且无频率过冲地产生控制信号，给到数控振荡器调整其频率，借此实现无频率过冲的数字锁相环。

A digital PLL without frequency overshoot

【技术实现步骤摘要】
一种无频率过冲的数字锁相环
本专利技术涉及数字锁相环，具体涉及一种无频率过冲的数字锁相环。
技术介绍
锁相环(phaselockloop,PLL)是一种非常常见的电路单元，用来提供精准的可配置的时钟源。现代大规模数字电路设计中通常会使用一个或多个PLL产生期望的时钟，用以同步数字电路，现有的锁相环具体如图1所示。通常时钟频率越快，数字电路的性能越好，但受限于器件和互联的物理特性，当时钟频率过快时，使用该时钟源的数字电路会因为时序违例(timingviolation)而出现错误。因此为数字电路提供时钟源的PLL需要在时钟稳定后再供给数字电路模块。而通常的PLL在启动过程中,或者由低频时钟向高频时钟切换时，在锁定或者重新锁定的过程中会有小幅的频率过冲(frequencyovershoot)，这样的时钟如果不加以限制直接供给数字电路会导致错误。现在大规模电路设计中，性能和功耗通常是折中的重点。动态调频技术(dynamicfrequencyscaling,DFS)能够通过频繁的切换时钟频率达到性能和功耗的最优化。但是在切换频率的过程中，需要使数本文档来自技高网...

【技术保护点】
1.一种无频率过冲的数字锁相环，其特征在于，包括频率量化器、过冲抑制滤波器以及数控振荡器；所述数控振荡器包括压控振荡器；所述过冲抑制滤波器包括滤波器；/n所述压控振荡器输出时钟信号至频率量化器；/n所述频率量化器用于直接量化压控振荡器所输出时钟信号的频率，以得到该时钟信号对应的频率信息，并将该频率信息传送至过冲抑制滤波器；/n所述过冲抑制滤波器根据所得到的频率信息和预期的频率信息的差异，以动态地调整滤波器的环路参数，输出无过冲的频率控制信息给到数控振荡器，数控振荡器根据接收到的频率控制信息来输出对应频率的时钟信号，该时钟信号作为数字锁相环的输出供给数字电路使用。/n

【技术特征摘要】
1.一种无频率过冲的数字锁相环，其特征在于，包括频率量化器、过冲抑制滤波器以及数控振荡器；所述数控振荡器包括压控振荡器；所述过冲抑制滤波器包括滤波器；
所述压控振荡器输出时钟信号至频率量化器；
所述频率量化器用于直接量化压控振荡器所输出时钟信号的频率，以得到该时钟信号对应的频率信息，并将该频率信息传送至过冲抑制滤波器；
所述过冲抑制滤波器根据所得到的频率信息和预期的频率信息的差异，以动态地调整滤波器的环路参数，输出无过冲的频率控制信息给到数控振荡器，数控振荡器根据接收到的频率控制信息来输出对应频率的时钟信号，该时钟信号作为数字锁相环的输出供给数字电路使用。


2.如权利要求1所述的无频率过冲的数字锁相环，其特征在于，当过冲抑制滤波器所得到的频率信息和预期的频率信息的频率偏差大于预设值的时刻，调整滤波器的环路参数为过阻尼。


3.如权利要求1所述的无频率过冲的数字锁相环，其特征在于，当过冲抑制滤波器所得到的频率信息和预期的频率信息的...

【专利技术属性】
技术研发人员：不公告发明人，
申请(专利权)人：珠海亿智电子科技有限公司，
类型：发明
国别省市：广东;44