一种高速SPI主模式控制器制造技术

针对现有技术的不足，本发明专利技术涉及一种高速SPI主模式控制器，通过结构上的改良使得SPI控制器工作在低频时钟域依然能提高SPI接口工作频率，以达到SPI Flash器件本身所能支持速度的极限。为实现以上目的，本发明专利技术通过以下技术方案予以实现：一种高速SPI主模式控制器，由PLL提供时钟信号，整个控制器分为：慢速时钟域以及高速时钟域，PLL通过不同的时钟分频器，提供两个主时钟信号，其中给慢速时钟域提供慢速时钟信号，给高速时钟域提供高速源时钟信号。本发明专利技术通过这样的技术方案，通过高速SPI控制器的异步对不同时钟域的功能进行分割；实现高速SPI Flash访问的功能，节省了读写时间。特别是用SPI FlashBoot的应用场景，该控制器可以大幅度优化启动时间。

A high speed SPI main mode controller

【技术实现步骤摘要】
一种高速SPI主模式控制器
本专利技术涉及电子电路
，尤其是涉及一种高速SPI主模式控制器。
技术介绍
SPI(SerialPerripheralInterface)，串行外围设备接口，是Motorola公司推出的一种同步串行接口技术。SPI主要应用在EEPROM，Flash，实时时钟(RTC)，数模转换器(ADC)，数字信号处理器(DSP)以及数字信号解码器之间。一般情况下，SPI模块的最大时钟频率为系统时钟频率的1/2。虽然SPI的传输速率主要受限于CPU处理SPI数据的能力，但在同另一个非常高速率的SPI设备通讯时，SPI的最大时钟频率将有可能制约其传输速率。时钟越高，能支持的读写速度就越快。但是当SPI时钟频率提高时，其控制器也需要工作在更高的时钟频率，对于整体芯片的功耗和面积代价过高，并且增加了高速IO接口的设计难度。对此，现有技术中往往采用别的方式进行SPI的加速。例如授权公告号CN101382927B的专利技术专利《集成在芯片内的高速串行外围接口电路》中就公开了一种集成在芯片内的高速串行外围接口电路，该高速串行外围接口电路设有加速工作模式，在加速工作模式下，数据传输过程中CPU告知数据存取地址以长度，由加速控制单元控制读写，在完成加速操作时，通过AHBmaster接口单元发送中断，减少占用CPU资源、能够适应大量复杂高速数据传输，增大数据吞吐量。这样的方案主要是从传输的数据入手，通过数据优化来提高数据传输的效率，但是对于SPI接口自身的传输速率，尤其是低频时钟域的传输速率并没有显著提升。
技术实现思路
本专利技术涉及一种高速SPI主模式控制器，通过结构上的改良使得SPI控制器工作在低频时钟域依然能提高SPI接口工作频率，以达到SPIFlash器件本身所能支持速度的极限。为了解决上述技术问题中的至少一个，本专利技术通过以下技术方案予以实现：一种高速SPI主模式控制器，由PLL(PhaseLockedLoop，锁相环)提供时钟信号，整个控制器分为：慢速时钟域：包括DMA(DirectMemoryAccess，直接内存存取)控制接口，负责控制器收发数据和内存之间的直通，并实现DMA总线协议的转换；以及高速时钟域；高速时钟域包括：软件交互接口：用于CPU读写控制器的控制和状态寄存器，接口时钟生成单元：用于生成分频后的SPI接口时钟信号，回读数据校准单元：接收SPIFlash传来的数据，接收控制单元和发送控制单元：处理收发SPIFlash数据信号，以及管脚延时控制单元：用于实现SPI的高速IO的时序控制；PLL通过不同的时钟分频器，提供两个主时钟信号，其中给慢速时钟域提供慢速时钟信号，给高速时钟域提供高速源时钟信号。优选的，接口时钟生成单元给管脚延时控制单元提供时钟信号，管脚延时控制单元连接回读数据校准单元并给回读数据校准单元提供补偿时钟，回读数据校准单元连接接收控制单元。优选的，高速源时钟信号的频率固定为SPI接口时钟信号频率的整数倍。进一步的，高速源时钟信号的频率固定为SPI接口时钟信号频率的2倍，此时接口时钟生成单元生成二分频后的SPI接口时钟。优选的，慢速时钟域和高速时钟域之间通过数据缓存单元进行隔离，用于进行隔离的数据缓存单元为接收数据缓存单元以及发送数据缓存单元。优选的，接收数据缓存单元以及发送数据缓存单元均为异步FIFO(FirstInFirstOut，先进先出)数据缓存单元。优选的，所述回读数据校准单位包括相互连接的两级寄存器，其中第一级寄存器的输出端连接于第二级寄存器的输入端，第二级寄存器的输出端连接到移位寄存器；第一级寄存器的时钟信号来自于补偿时钟信号，第二级寄存器和移位寄存器的时钟信号均来自于高速源时钟信号。优选的，第二级寄存器直接用高速源时钟信号的下降沿锁存第一级寄存器的输出数据，之后第二级寄存器的输出经过组合逻辑通路在高速源时钟信号的上升沿锁存到移位寄存器。优选的，管脚延时控制单元内设有补偿电路用于补偿SPI控制器内部用于采样接收数据时钟和管脚的SPICLOCK信号的延时。优选的，软件交互接口支持选择接口模式DualSPI、QualSPI或标准的SPI接口。本专利技术通过这样的技术方案，通过高速SPI控制器的异步对不同时钟域的功能进行分割；并且设定高速源时钟固定为接口时钟的整数倍关系，控制器的高速逻辑部分用高速源时钟，从而起到提高传输速率的功能。对回读数据校准单元进行设计，包括：采用补偿后的接收时钟的下降沿来锁存管脚过来的SPIFlash读数据；两级寄存器隔离和优化时序路径；并通过管脚延时控制单元的约束以补偿电路的功能，尽可能减少了延时。综上所述实现高速SPIFlash访问的功能，节省了读写时间。特别是用SPIFlashBoot的应用场景，该控制器可以大幅度优化启动时间。附图说明附图示出了本专利技术的示例性实施方式，并与其说明一起用于解释本专利技术的原理，其中包括了这些附图以提供对本专利技术的进一步理解，并且附图包括在本说明书中并构成本说明书的一部分。图1是本专利技术一种高速SPI主模式控制器所在SOC芯片结构示意图。图2是本专利技术一种高速SPI主模式控制器中回读数据校准单元的结构示意图。图3是常规的SPIFlash读写时序图。图4是本专利技术一种高速SPI主模式控制器接收电路时序图。图中延时1为：SPIFlash管脚处的时钟和SPI控制器内部的接收采样时钟之间有路径延时差距。延时2为：外部SPIFlash本身的读数据延时。延时3为：Flash的数据线在芯片内部的延时。具体实施方式下面结合附图和实施方式对本专利技术作进一步的详细说明。可以理解的是，此处所描述的具体实施方式仅用于解释相关内容，而非对本专利技术的限定。另外还需要说明的是，为了便于描述，附图中仅示出了与本专利技术相关的部分。需要说明的是，在不冲突的情况下，本专利技术中的实施方式及实施方式中的特征可以相互组合。下面将参考附图并结合实施方式来详细说明本专利技术。如图1所示，本专利技术的一种高速SPI主模式控制器，由PLL提供时钟信号，整个控制器分为：慢速时钟域：包括DMA控制接口，负责控制器收发数据和内存之间的直通，并实现DMA总线协议的转换；以及高速时钟域：包括软件交互接口：用于CPU读写控制器的控制和状态寄存器；接口时钟生成单元：用于生成分频后的SPI接口时钟信号；回读数据校准单元：接收SPIFlash传来的数据；接收控制单元和发送控制单元：处理收发SPIFlash数据信号；以及管脚延时控制单元：用于实现SPI的高速IO的时序控制；PLL通过不同的时钟分频器，提供两个主时钟信号，其中给慢速时钟域提供慢速时钟信号，给高速时钟域提供高速源时钟信号。本专利技术需要PLL提供两个主时钟，其中慢速时钟可以用于控制器数据交互部分，而高速时钟用于SPI接口的协议实现与外部SPIFlash数据的收发。通过这种时钟域的分本文档来自技高网...

【技术保护点】
1.一种高速SPI主模式控制器，由PLL提供时钟信号，其特征在于：整个控制器分为：/n慢速时钟域：包括DMA控制接口，负责控制器收发数据和内存之间的直通，并实现DMA总线协议的转换；/n以及高速时钟域；/n所述高速时钟域包括：/n软件交互接口：用于CPU读写控制器的控制和状态寄存器，/n接口时钟生成单元：用于生成分频后的SPI接口时钟信号，/n回读数据校准单元：接收SPI Flash传来的数据，/n接收控制单元和发送控制单元：处理收发SPI Flash数据信号，/n以及管脚延时控制单元：用于实现SPI的高速IO的时序控制；/nPLL通过不同的时钟分频器，提供两个主时钟信号，其中给慢速时钟域提供慢速时钟信号，给高速时钟域提供高速源时钟信号。/n

【技术特征摘要】
1.一种高速SPI主模式控制器，由PLL提供时钟信号，其特征在于：整个控制器分为：
慢速时钟域：包括DMA控制接口，负责控制器收发数据和内存之间的直通，并实现DMA总线协议的转换；
以及高速时钟域；
所述高速时钟域包括：
软件交互接口：用于CPU读写控制器的控制和状态寄存器，
接口时钟生成单元：用于生成分频后的SPI接口时钟信号，
回读数据校准单元：接收SPIFlash传来的数据，
接收控制单元和发送控制单元：处理收发SPIFlash数据信号，
以及管脚延时控制单元：用于实现SPI的高速IO的时序控制；
PLL通过不同的时钟分频器，提供两个主时钟信号，其中给慢速时钟域提供慢速时钟信号，给高速时钟域提供高速源时钟信号。


2.如权利要求1所述的一种高速SPI主模式控制器，其特征在于：接口时钟生成单元给管脚延时控制单元提供时钟信号，管脚延时控制单元连接回读数据校准单元并给回读数据校准单元提供补偿时钟，回读数据校准单元连接接收控制单元。


3.如权利要求1或2所述的一种高速SPI主模式控制器，其特征在于：高速源时钟信号的频率固定为SPI接口时钟信号频率的整数倍。


4.如权利要求3所述的一种高速SPI主模式控制器，其特征在于：高速源时钟信号的频率固定为SPI接口时钟信号频率的2倍，此时接口时钟生成单元生成二分频后的SPI接口时钟。
...

【专利技术属性】
技术研发人员：兰田田，胡胜发，
申请(专利权)人：安凯广州微电子技术有限公司，
类型：发明
国别省市：广东;44