具有静电放电保护的电子电路制造技术

一种半导体衬底包括具有上表面的掺杂区。掺杂区可以包括二极管的传导端子(诸如阴极)或晶体管的传导端子(诸如漏极)。在掺杂区处提供硅化物层。该硅化物层具有仅部分覆盖掺杂区的上表面的区域的区域。部分区域覆盖有助于调制集成电路器件的阈值电压和/或漏电流。

Electronic circuit with ESD protection

【技术实现步骤摘要】
具有静电放电保护的电子电路优先权声明本申请要求于2018年6月29日提交的法国专利申请号1870781的优先权，其内容在法律允许的最大程度内通过引用整体并入本文。
本公开总体涉及电子电路，更具体地涉及防止静电放电影响的保护电路。
技术介绍
由于静电放电引起的问题随着电子电路中部件的尺寸的减小而愈加明显。防止静电放电影响的电子电路的保护是确保电子电路的可靠性和耐用性的重要问题。因此，需要性能更好的静电放电保护电路。
技术实现思路
实施例克服了已知的防止静电放电影响的保护电路的全部或部分缺点。实施例提供了一种器件，其包括硅化物层，该硅化物层部分覆盖掺杂区域。根据实施例，该器件还包括MOS型晶体管。根据实施例，该器件还包括二极管。根据实施例，二极管的阴极和晶体管的漏极由第一N型掺杂区形成。根据实施例，第一N型掺杂区的掺杂剂原子浓度在1017至1018原子/cm3的范围内。根据实施例，掺杂区域至少包括部分地被硅化物层覆盖的第一N型掺杂区。根据实施例，掺杂区域仅包括第一N型掺杂区。根据实施例，二极管的阳极的一部分被控制电极覆盖。根据实施例，硅化物层的厚度在10nm至20nm的范围内。根据实施例，该器件形成在绝缘体上硅型结构的内部和顶部上。根据实施例，该器件形成在超薄型绝缘体上硅结构的内部和顶部上。根据实施例，掺杂区域被硅化物层的单个部分覆盖。根据实施例，掺杂区域被硅化物层的至少一部分覆盖。根据实施例，掺杂区域被硅化物层的多个部分规则地覆盖。另一实施例提供了一种防止静电放电影响的保护电路，其包括先前所描述的器件。附图说明在下面结合附图对特定实施例的非限制性描述中对前述和其他特征和优点进行详细讨论，其中：图1示出了防止静电放电影响的保护电路的电气图；图2示出了图1的电路的实施例的横截面视图；图3示出了图2的实施例的俯视图；图4是示出了图1的电路的电流特性与电压特性的曲线图；图5是示出了图1的电路的另一电流特性与电压特性的曲线图；图6示出了图1的电路的另一实施例的俯视图；以及图7示出了图1的电路的又一实施例的俯视图。具体实施方式在不同的附图中，相同的元件已经使用相同的附图标记表示。具体地，不同实施例共有的结构元件和/或功能元件可以使用相同的附图标记表示，并且可以具有相同的结构特性、尺寸特性和材料特性。为了清楚起见，仅示出了并且详细描述了对理解所描述的实施例有用的那些步骤和元件。具体地，不对防止静电放电影响的保护电路的制造进行详述。在整个本公开中，术语“连接”用于表示除了导体之外没有中间元件的电路元件之间的直接电连接，而术语“耦合”用于表示电路元件之间的电连接，其可以是直接的，或者可以是经由一个或多个中间元件。通常，使用以下术语：-轻掺杂半导体层表示掺杂剂原子浓度的范围为1014至1016原子/cm3的层；-掺杂半导体层表示掺杂剂原子浓度的范围为1017至1018原子/cm3的层；以及-重掺杂半导体层表示掺杂剂原子浓度的范围为1018至1021原子/cm3的层。在以下描述中，当引用限定绝对位置(诸如术语“前”、“后”、“顶部”、“底部”、“左”、“右”等)或相对位置(诸如术语“上方”、“下方”、“上部”，“下部”等)的术语或引用限定方向(诸如术语“水平”、“竖直”等)的术语时，除非另有说明，否则均指的是附图的方位。本文中使用术语“约”、“基本上”和“近似”来表示所讨论的值的正或负10％，优选地正或负5％的公差。图1是防止静电放电影响的保护电路10的电气图。电路10包括二极管12。二极管12配备有控制电极，该控制电极被布置在二极管12的阳极区的一部分上。控制电极使得能够改善二极管12的PN结的导通。结合图2对二极管12的控制电极进行更详细的描述。电路10还包括晶体管14。晶体管14是MOS型晶体管，更具体地，是N沟道MOS晶体管。二极管12和晶体管14串联连接。更具体地，二极管12的阴极连接到晶体管14的漏极，并且还更具体地，在关于图2所描述的实施例中，二极管12的阴极和晶体管14的漏极由同一个N型掺杂区形成。二极管12的阳极、晶体管14的源极、二极管12的控制电极以及晶体管14的栅极分别耦合到电路10的集成电路芯片外部的触点C1、C2、C3和C4。例如，触点C5(附图中的虚线)可以耦合到二极管12的阴极和晶体管14的漏极。电路10的操作可以与晶闸管的操作类似。结合图2对电路10的结构进行更详细的描述。图2是结合图1所描述的电路10类型的电路的结构20的实施例的横截面视图。结构20形成在绝缘体上硅(SOI)型结构的内部和顶部上，该绝缘体上硅型结构包括例如由硅制成的半导体衬底101，半导体衬底101支撑例如由氧化硅制成的绝缘层103，在该绝缘层103上搁置有例如由硅制成的半导体层105。更具体地，结构20形成在FD-SOI(“全耗尽绝缘体上硅”)型结构(即，超薄绝缘体上硅型结构)的内部和顶部上。绝缘层103的厚度例如在15nm至30nm的范围内，例如，大约为25nm。导电层105的厚度例如在5nm至22nm的范围内，例如，大约为15nm。半导体层105被分成多个掺杂区或掺杂区域，其中在图2中，从左侧到右侧，如下：-P型重掺杂区107(P+)；-P型轻掺杂区109(P-)；-N型掺杂区111(N)；-P型轻掺杂区113(P-)；以及-N型重掺杂区115(N+)。绝缘栅极117和119、或控制电极117和绝缘栅极119分别布置在区109和113的顶部上并且分别与区109和113接触。每个栅极117、119由层状结构形成(未明确图示)，该层状结构包括栅极氧化物层，导电层搁置在该栅极氧化物层上。更具体地，绝缘栅极117和119是HKMG型栅极(“高-K金属栅极”)。因此，栅极氧化物层由高介电常数介电材料(例如，氧化铪)制成。栅极氧化物层通常不会直接搁置在硅区上，需要存在例如由氧化硅制成的接口层。例如，栅极氧化物层的厚度在1nm至10nm的范围内，例如，大约为2nm。导电层通常是不同导电层(例如，氮化钛层和多晶硅层)的堆叠。例如，导电层的厚度例如为大约50nm。在图2中通过块示出了栅极117和119，这些块没有详示形成它们的层。栅极117和119由绝缘壁121横向界定。每个绝缘壁121例如布置在层105的两个掺杂区之间的结处。绝缘壁121例如由氮化硅和/或氧化硅制成。触点C1、C2、C3和C4(在图2中用方形表征)形成在区107和115的区域上，并且形成在栅极117和119的区域上。触点C1、C2、C3和C4例如由金属制成。由于制造原因，触点C1、C2、C3和C4不能直接形成在区107和115以及栅极117和11本文档来自技高网...

【技术保护点】
1.一种集成电路器件，包括：/n半导体衬底，包括具有上表面的掺杂区；以及/n硅化物层，具有仅部分覆盖所述掺杂区的所述上表面的区域的区域。/n

【技术特征摘要】
20180629 FR 18707811.一种集成电路器件，包括：
半导体衬底，包括具有上表面的掺杂区；以及
硅化物层，具有仅部分覆盖所述掺杂区的所述上表面的区域的区域。


2.根据权利要求1所述的集成电路器件，其中所述掺杂区是MOS型晶体管的源极区或漏极区中的一个。


3.根据权利要求1所述的集成电路器件，其中所述掺杂区是二极管的阳极或阴极中的一个。


4.根据权利要求3所述的集成电路器件，其中所述二极管的所述阳极的一部分被控制电极覆盖。


5.根据权利要求1所述的集成电路器件，其中所述掺杂区形成二极管的阴极和晶体管的漏极，所述二极管与所述晶体管彼此串联电连接。


6.根据权利要求5所述的集成电路器件，其中所述掺杂区的掺杂剂原子浓度在1017至1018原子/cm3的范围内。


7.根据权利要求5所述的集成电路器件，还包括另一硅化物层，所述另一硅化物层具有的区域仅部分覆盖所述半导体衬底中的另一掺杂区的上表面的区域，所述另一掺杂区形成所述二极管的阳极。


8.根据权利要求5所述的集成电路器件，...

【专利技术属性】
技术研发人员：T·贝德卡尔拉茨，L·德孔蒂，P·加利，
申请(专利权)人：意法半导体有限公司，
类型：发明
国别省市：法国;FR