P型阱的离子注入方法、P型阱结构及CMOS器件制作方法技术

本发明专利技术涉及P型阱的离子注入方法、P型阱结构及CMOS器件制作方法，涉及半导体集成电路制造工艺，在P型阱结构的离子注入过程中，通过在阱的抑制穿通离子注入工艺与阈值电压调整离子注入工艺之间加入碳离子注入工艺，以在抑制穿通离子注入层与阈值电压调整离子注入层之间形成一层碳离子注入层的非晶化层，该非晶化层能抑制抑制穿通离子注入层的离子往阈值电压调整离子注入层扩散，保持PN结较浅掺杂一侧的浓度不变，阻止PN结寄生电容的增加。

Ion implantation, p-well structure and fabrication of CMOS devices

【技术实现步骤摘要】
P型阱的离子注入方法、P型阱结构及CMOS器件制作方法
本专利技术涉及半导体集成电路制造工艺，尤其涉及一种P型阱的离子注入方法、P型阱结构及CMOS器件制作方法。
技术介绍
随着超大规模集成电路技术的迅速发展，MOSFET器件的尺寸如沟道长度和栅氧厚度在持续的按比例缩小，未来的半导体器件性能的提高将面临着三个方面的挑战：1.器件漏电流的增加，2.源/漏电阻的增加，3.器件参数的失配和器件制造工艺调试窗口的减小。其中器件快速增加的漏电流是影响器件工作性能的主要因素。图1是半导体器件漏电流的产生示意图，漏电流的增加主要来自于以下方面，栅致漏极漏电流(GIDL)，隧穿电流(BTBT)，源/漏和阱之间形成PN结电容所带来的漏电流(junctionleakageandIwell)，以及带来明显的短沟道效应(SCE)的源漏之间的漏电流(Ich)。为了减小源漏之间的漏电流，业界采用倒掺杂阱的方法来控制Ich&Isub，该方法是NMOS用Ⅲ族元素或者PMOS用Ⅴ族元素形成阱结构。但是这种传统的阱结构会带来源漏区与阱之间具有较大的寄生电容，导致器件工作频率变慢。为了减小这个寄生的电容，一般在源漏注入的时候采用高能量和低剂量的离子注入的工艺在器件源/漏与阱之间形成的要形成一个缓变结从而减小寄生电容，但是这步离子注入会导致器件具有较差的短沟道效应以及高能量的离子注入会击穿多晶硅(poly)，导致器件阈值电压降低，增加器件的漏电流。图2是器件电容结构示意图，图2中源/漏和阱之间形成PN结寄生电容Csb和Cdb，其大小与器件的AC性能(ACperformance)如截止频率和速度有很强的相关性，其在整个器件的寄生电容中占有相当大的比例，为提高半导体器件性能，希望源/漏和阱之间形成PN结寄生电容Csb和Cdb越小越好。
技术实现思路
本专利技术的目的在于提供一种P型阱的离子注入方法，能有效地减小PN结电容。本专利技术提供的P型阱的离子注入方法，包括：S1：对半导体衬底上的P型阱区域进行阱隔离离子注入工艺，以在P型阱区域形成阱隔离离子注入层；S2：进行阱的抑制穿通离子注入工艺，以形成抑制穿通离子注入层；S3：进行碳离子注入工艺，以形成碳离子注入层；以及S4：进行阈值电压调整离子注入工艺，以形成阈值电压调整离子注入层。更进一步的，所述碳离子注入工艺的能量范围在10k至150k之间。更进一步的，所述碳离子注入工艺的剂量的范围在1e13cm-2至9e15cm-2之间。更进一步的，所述碳离子注入工艺的偏转角度范围在0度至45度之间。更进一步的，所述碳离子注入工艺的能量范围在10k至150k之间，剂量的范围在1e13cm-2至9e15cm-2之间，偏转角度范围在0至45度之间。本专利技术还提供一种P型阱结构，包括：形成于半导体衬底上的阱隔离离子注入层、形成于阱隔离离子注入层上的抑制穿通离子注入层、形成于抑制穿通离子注入层上的碳离子注入层和形成于碳离子注入层上的阈值电压调整离子注入层。更进一步的，所述半导体衬底为硅衬底。更进一步的，所述碳离子注入层通过能量范围在10k至150k之间、剂量的范围在1e13cm-2至9e15cm-2之间及偏转角度范围在0至45度之间的碳离子注入工艺形成。本专利技术还提供一种CMOS器件制作方法，包括：S10：提供一半导体衬底，进行浅沟槽隔离工艺，在半导体衬底上形成多个有源区；S11：进行阱的离子注入形成P型阱结构，包括：S111：对半导体衬底上的P型阱区域进行阱隔离离子注入工艺，以在P型阱区域形成阱隔离离子注入层；S112：进行阱的抑制穿通离子注入工艺，以形成抑制穿通离子注入层；S113：进行碳离子注入工艺，以形成碳离子注入层；以及S114：进行阈值电压调整离子注入工艺，以形成阈值电压调整离子注入层；S12：进行阱的离子注入形成N型阱结构；S13：制作栅极氧化层以及栅极材料的淀积，并进行栅极材料的光刻形成栅极；S14：在P型阱结构区进行NMOS轻掺杂注入形成NMOS器件漏轻掺杂结构；S15：在N型阱结构区进行PMOS轻掺杂注入形成PMOS器件漏轻掺杂结构；S16：制作栅极第一侧墙；S17：制作栅极第二侧墙；S18：进行源漏注入形成源漏极；以及S19：进行后段互连工艺制作。更进一步的，所述栅极材料为多晶硅。更进一步的，第一侧墙的形成包括栅极材料的氧化和SiN的淀积、刻蚀。更进一步的，第二侧墙的形成包括SiO2和SiN的淀积、刻蚀。更进一步的，碳离子注入工艺的能量范围在10k至150k之间。更进一步的，碳离子注入工艺的剂量的范围在1e13cm-2至9e15cm-2之间。更进一步的，碳离子注入工艺的偏转角度范围在0度至45度之间。更进一步的，碳离子注入工艺的能量范围在10k至150k之间，剂量的范围在1e13cm-2至9e15cm-2之间，偏转角度范围在0至45度之间。本专利技术提供的P型阱的离子注入方法、P型阱结构及CMOS器件制作方法，在P型阱结构的离子注入过程中，通过在阱的抑制穿通离子注入工艺与阈值电压调整离子注入工艺之间加入碳离子注入工艺，以在抑制穿通离子注入层与阈值电压调整离子注入层之间形成一层碳离子注入层的非晶化层，该非晶化层能抑制抑制穿通离子注入层的离子往阈值电压调整离子注入层扩散，保持PN结较浅掺杂一侧的浓度不变，阻止PN结寄生电容的增加。附图说明图1是半导体器件漏电流的产生示意图。图2是器件电容结构示意图。图3为碳离子注入工艺对PN结电容的影响示意图。图4为本专利技术一实施例的P型阱结构示意图。图中主要元件附图标记说明如下：410、半导体衬底；420、阱隔离离子注入层；430、抑制穿通离子注入层；440、碳离子注入层；450、阈值电压调整离子注入层；400、P型阱结构。具体实施方式下面将结合附图，对本专利技术中的技术方案进行清楚、完整的描述，显然，所描述的实施例是本专利技术的一部分实施例，而不是全部的实施例。基于本专利技术中的实施例，本领域普通技术人员在不做出创造性劳动的前提下所获得的所有其它实施例，都属于本专利技术保护的范围。本专利技术一实施例中，在于提供一种P型阱的离子注入方法。具体的，该P型阱的离子注入方法，包括：S1：对半导体衬底上的P型阱区域进行阱隔离离子注入工艺(wellisolationimplant)，以在P型阱区域形成阱隔离离子注入层；S2：进行阱的抑制穿通离子注入工艺(suppresspunch-throughimplant)，以形成抑制穿通离子注入层；S3：进行碳离子注入工艺，以形成碳离子注入层；以及S4：进行阈值电压调整离子注入工艺(Vtimplant)，以形成阈值电压调整离子注入层。通过在阱的抑制穿通离子注入工艺与阈值电压调整离子注入工艺之间加入碳离子注入工艺，以在抑制穿通离子注入层与阈值电压调整离子注入层之间形成一层碳离子注入层的非晶化层，该非晶化层能抑制抑制穿通离子注入层的离子往阈值电压调整离子本文档来自技高网...

【技术保护点】
1.一种P型阱的离子注入方法，其特征在于，包括：/nS1：对半导体衬底上的P型阱区域进行阱隔离离子注入工艺，以在P型阱区域形成阱隔离离子注入层；/nS2：进行阱的抑制穿通离子注入工艺，以形成抑制穿通离子注入层；/nS3：进行碳离子注入工艺，以形成碳离子注入层；以及/nS4：进行阈值电压调整离子注入工艺，以形成阈值电压调整离子注入层。/n

【技术特征摘要】
1.一种P型阱的离子注入方法，其特征在于，包括：
S1：对半导体衬底上的P型阱区域进行阱隔离离子注入工艺，以在P型阱区域形成阱隔离离子注入层；
S2：进行阱的抑制穿通离子注入工艺，以形成抑制穿通离子注入层；
S3：进行碳离子注入工艺，以形成碳离子注入层；以及
S4：进行阈值电压调整离子注入工艺，以形成阈值电压调整离子注入层。


2.根据权利要求1所述的P型阱的离子注入方法，其特征在于，所述碳离子注入工艺的能量范围在10k至150k之间。


3.根据权利要求1所述的P型阱的离子注入方法，其特征在于，所述碳离子注入工艺的剂量的范围在1e13cm-2至9e15cm-2之间。


4.根据权利要求1所述的P型阱的离子注入方法，其特征在于，所述碳离子注入工艺的偏转角度范围在0度至45度之间。


5.根据权利要求1所述的P型阱的离子注入方法，其特征在于，所述碳离子注入工艺的能量范围在10k至150k之间，剂量的范围在1e13cm-2至9e15cm-2之间，偏转角度范围在0至45度之间。


6.一种P型阱结构，其特征在于，包括：形成于半导体衬底上的阱隔离离子注入层、形成于阱隔离离子注入层上的抑制穿通离子注入层、形成于抑制穿通离子注入层上的碳离子注入层和形成于碳离子注入层上的阈值电压调整离子注入层。


7.根据权利要求6所述的P型阱结构，其特征在于，所述半导体衬底为硅衬底。


8.根据权利要求6所述的P型阱结构，其特征在于，所述碳离子注入层通过能量范围在10k至150k之间、剂量的范围在1e13cm-2至9e15cm-2之间及偏转角度范围在0至45度之间的碳离子注入工艺形成。


9.一种CMOS器件制作方法，其特征在于，包括：
S10：提供一半导体衬底，进行浅沟槽隔离工艺，在半导体衬底上形成多个有源区；
S11：进行阱的离子注入形成P型阱结构，包括：
S11...

【专利技术属性】
技术研发人员：张鹏，
申请(专利权)人：上海华力集成电路制造有限公司，
类型：发明
国别省市：上海;31