半导体基板、阵列基板、逆变器电路及开关电路制造技术

本发明专利技术一种半导体基板，其包括基板、设置于基板上的第一薄膜晶体管以及第二薄膜晶体管，该第一薄膜晶体管为金属氧化物薄膜晶体管，该第二薄膜晶体管为低温多晶硅薄膜晶体管；该第一薄膜晶体管包括该第一源极以及第一漏极，该第二薄膜晶体管包括第二源极以及第二漏极。该第一源极或第一漏极中的一者与该第二源极或第二漏极中的一者电性连接。本发明专利技术还提供应用上述半导体基板的阵列基板、逆变器电路及开关电路，本发明专利技术的半导体基板包括金属氧化物薄膜晶体管，且金属氧化物薄膜晶体管与低温多晶硅薄膜晶体管共用源/漏极，可以减小使用该半导体基板的电子元件体积和漏电流。

Semiconductor substrate, array substrate, inverter circuit and switch circuit

【技术实现步骤摘要】
半导体基板、阵列基板、逆变器电路及开关电路
本专利技术涉及一种半导体基板、阵列基板、逆变器电路及开关电路。
技术介绍
平面显示装置具有机身薄、省电、无辐射等众多优点，得到了广泛的应用。现有的平面显示装置主要包括液晶显示器(LiquidCrystalDisplay，LCD)及有机电致发光器件(OrganicElectroluminescenceDevice，OELD)，也称为有机发光二极管(OrganicLightEmittingDiode，OLED)。一般而言，显示器的阵列基板包括一基板，该基板上设置有包括多个像素单元的像素阵列及驱动该像素阵列的驱动电路，该驱动电路中需要应用到薄膜晶体管。另外，显示装置的周边电路也应用到薄膜晶体管。采用低温多晶硅技术(LTPS)制造的多晶硅薄膜晶体管的电子迁移率大于金属氧化物薄膜晶体管的电子迁移率，但多晶硅薄膜晶体管的漏电流高于金属氧化物薄膜晶体管的漏电流，影响了阵列基板或者周边电路的性能。
技术实现思路
鉴于此，有必要提供一种性能良好的半导体基板。一种半导体基板，其包括基板、设置于基板上的第一薄膜晶体管以及第二薄膜晶体管，该第一薄膜晶体管为顶栅型的金属氧化物薄膜晶体管，该第二薄膜晶体管为底栅型的低温多晶硅薄膜晶体管；第一薄膜晶体管包括设置于所述基板上的第一栅极、金属氧化物半导体层及与该金属氧化物半导体层连接且彼此间隔的第一源极与第一漏极；第二薄膜晶体管包括依次设置于所述基板上的多晶硅半导体层、第二栅极、与该多晶硅半导体层连接且彼此间隔的第二源极与第二漏极；该第一源极或第一漏极中的一者与该第二源极或第二漏极中的一者电性连接。本专利技术还提供一种阵列基板、一种逆变器电路及一种开关电路，其包括上述的半导体基板。相较于现有技术，本专利技术的半导体基板包括金属氧化物薄膜晶体管，且金属氧化物薄膜晶体管与低温多晶硅薄膜晶体管共用源/漏极，可以减小使用该半导体基板的电子元件体积和漏电流。附图说明图1是本专利技术第一实施例的半导体基板的剖面结构示意图。图2是本专利技术第二实施例的半导体基板的剖面结构示意图。图3是本专利技术第三实施例的半导体基板的剖面结构示意图。图4是应用本专利技术一实施例的阵列基板的平面示意图。图5是本专利技术一实施例的像素单元中像素驱动电路的等效电路图。图6是本专利技术一实施例的阵列基板的剖面示意图。图7是本专利技术一实施例的逆变器电路的等效电路图。图8是本专利技术一实施例的逆变器电路的平面结构示意图。图9是本专利技术一实施例的开关电路的等效电路图。主要元件符号说明如下具体实施方式将结合上述附图进一步说明本专利技术。具体实施方式请参考图1，图1是本专利技术第一实施例的半导体基板10的剖面结构示意图。该半导体基板10包括至少两种不同类型的薄膜晶体管(ThinFilmTransistor,TFT)的复合晶体管结构，在本实施方式中，该两种不同类型的薄膜晶体管为低温多晶硅(LowTemperaturePolySilicon,LTPS)薄膜晶体管与金属氧化物(MetalOxide)薄膜晶体管。该低温多晶硅薄膜晶体管具有高电子迁移率的特性，该金属氧化物(MetalOxide)薄膜晶体管具有低漏电流、体积小的特性。如图1所示，在本实施方式中，该半导体基板10包括基板101以及形成在所述基板101上的第一薄膜晶体管T1和第二薄膜晶体管T2。在本实施方式中，该第一薄膜晶体管T1为金属氧化物薄膜晶体管，该第二薄膜晶体管T2为低温多晶硅薄膜晶体管。该第一薄膜晶体管T1为一底栅(Bottom-gate)型薄膜晶体管，其包括缓冲层103、第一栅极105、栅极绝缘层107、第一源极109、第一漏极111及金属氧化物半导体层113。该缓冲层103、该第一栅极105、该栅极绝缘层107依次设置在该基板101上。该栅极绝缘层107受第一栅极105厚度的影响，从而对应该第一栅极105处呈一凸台形状。该第一源极109与该第一漏极111同层分离设置，且分别设置在该栅极绝缘层107的凸台的两相对侧。该金属氧化物半导体层113对应第一栅极105设置在该第一源极109与第一漏极111之间的该栅极绝缘层107上，并分别部分覆盖该第一源极109与该第一漏极111。该金属氧化物半导体层113电连接该第一源极109与该第一漏极111。在本实施方式中，该金属氧化物半导体层113为氧化铟镓锌(IndiumGalliumZincOxide,IGZO)。在其他实施方式中，该金属氧化物半导体层113可为含锌、铟、镓中的至少一种的金属氧化物材料。该第二薄膜晶体管T2位于该第一薄膜晶体管T1的旁边，其为一顶栅(Top-gate)型薄膜晶体管，其包括多晶硅(Poly-silicon)半导体层201、所述缓冲层103、第二栅极205、所述栅极绝缘层107、第二源极209与第二漏极211。该多晶硅半导体层201、该缓冲层103、该第二栅极205、该栅极绝缘层107自下而上依次层叠设置在该基板101上，且该第二栅极205对应该多晶硅半导体层201设置。该第二源极209经贯穿该缓冲层103、栅极绝缘层107的第二过孔215与该多晶硅半导体层201电连接，该第二漏极211经贯穿该缓冲层103、栅极绝缘层107的第二过孔215与该多晶硅半导体层201电连接。在本实施方式中，该缓冲层103、103的材料为绝缘材料，如氧化硅、氮化硅。该栅极绝缘层107包括沿远离基板101的方向依次层叠设置的第一栅极绝缘层1071与第二栅极绝缘层1072，也即第一栅极绝缘层1071相对更靠近所述基板101。该第一栅极绝缘层1071、1071的材料为氧化硅，该第二栅极绝缘层1072、1072的材料为氮化硅。该第一源极109或者第一漏极111中的一者与该第二源极209或该第二漏极211中的一者电性连接。如图1所示，在本实施例中，该第一漏极111与该第二源极209为同层设置且直接连接。在本实施例中，该第一源极109、该第一漏极111、该第二源极209以及该第二漏极211由同一导电层图案化形成，该第一漏极111与该第二源极209为一连续的导电层。在本实施例中，该第一薄膜晶体管T1的金属氧化物半导体层113在该第一源极109与第一漏极111形成之后形成，从而可以避免该第二薄膜晶体管T2进行高温氢化制程时对该金属氧化物半导体113的损害，且该金属氧化物半导体层113在形成该第一源极109与第一漏极111之后形成，可避免蚀刻该第一源极109与第一漏极111所在的金属层对该金属氧化物半导体层113的损害。在本实施例中，该第一栅极105与该第二栅极205位于同一层，该第一栅极105与该第二栅极205可以由同一导电层在同一制造工序中形成。为了描述方便，以下实施例中，与第一实施例结构和功能相同的元件在此不再赘述，并且沿用第一实施例中的元件符号。请参考图2，图2是本专利技术第二实施例的半导体基板10的剖面结构示意图。本实施例的半导体本文档来自技高网...

【技术保护点】
1.一种半导体基板，其包括基板、设置于基板上的第一薄膜晶体管以及第二薄膜晶体管，其特征在于：/n该第一薄膜晶体管为顶栅型的金属氧化物薄膜晶体管，该第二薄膜晶体管为底栅型的低温多晶硅薄膜晶体管；/n第一薄膜晶体管包括设置于所述基板上的第一栅极、金属氧化物半导体层及与该金属氧化物半导体层连接且彼此间隔的第一源极与第一漏极；/n第二薄膜晶体管包括依次设置于所述基板上的多晶硅半导体层、第二栅极、与该多晶硅半导体层连接且彼此间隔的第二源极与第二漏极；以及/n该第一源极或第一漏极中的一者与该第二源极或第二漏极中的一者电性连接。/n

【技术特征摘要】
1.一种半导体基板，其包括基板、设置于基板上的第一薄膜晶体管以及第二薄膜晶体管，其特征在于：
该第一薄膜晶体管为顶栅型的金属氧化物薄膜晶体管，该第二薄膜晶体管为底栅型的低温多晶硅薄膜晶体管；
第一薄膜晶体管包括设置于所述基板上的第一栅极、金属氧化物半导体层及与该金属氧化物半导体层连接且彼此间隔的第一源极与第一漏极；
第二薄膜晶体管包括依次设置于所述基板上的多晶硅半导体层、第二栅极、与该多晶硅半导体层连接且彼此间隔的第二源极与第二漏极；以及
该第一源极或第一漏极中的一者与该第二源极或第二漏极中的一者电性连接。


2.如权利要求1所述的半导体基板，其特征在于：该第一源极或第一漏极中的一者与该第二源极或第二漏极中的一者为同层设置且直接连接。


3.如权利要求2所述的半导体基板，其特征在于：该第一源极、该第一漏极、该第二源极以及该第二漏极由同一导电层图案化形成。


4.如权利要求1所述的半导体基板，其特征在于：该金属氧化物半导体层位于该第一源极与第一漏极远离基板的一侧。

【专利技术属性】
技术研发人员：高逸群，林欣桦，
申请(专利权)人：鸿富锦精密工业深圳有限公司，鸿海精密工业股份有限公司，
类型：发明
国别省市：广东;44