页面缓冲器及包括该页面缓冲器的存储器件制造技术

本公开提供了一种页面缓冲器及包括该页面缓冲器的存储器件。所述存储器件包括：存储单元阵列，所述存储单元阵列具有多个存储单元串和连接到所述多个存储单元串的多条位线；以及多个页面缓冲器，所述多个页面缓冲器连接到所述多条位线，其中，所述多个页面缓冲器中的每一个页面缓冲器包括多个锁存器和传输晶体管，所述多个锁存器共享一个数据传输节点并通过所述数据传输节点彼此交换数据；所述传输晶体管设置所述数据传输节点与另一页面缓冲器的另一数据传输节点之间的连接。

Page buffer and memory device including the page buffer

【技术实现步骤摘要】
页面缓冲器及包括该页面缓冲器的存储器件相关申请的交叉引用要求于2018年6月15日在韩国知识产权局提交的韩国专利申请No.10-2018-0069081的优先权，其全部内容通过引用并入本文。
本专利技术构思涉及页面缓冲器以及包括该页面缓冲器的存储器件。
技术介绍
随着对具有相对较小尺寸的高容量存储器件的需求增加，对具有垂直堆叠的存储单元的存储器件的兴趣和研究也因此增加了。存储器件可以包括用于存储或输出数据的页面缓冲器。页面缓冲器可以具有多个半导体元件。随着存储器件的集成度的提高，页面缓冲器占据的区域的面积趋于减小，因而连接到页面缓冲器的半导体元件的导线的布局变得越来越复杂。
技术实现思路
本专利技术构思的实施例提供了一种页面缓冲器及包括该页面缓冲器的存储器件，在该页面缓冲器中，连接到该页面缓冲器的半导体元件的导线可以被有效地布置以增加电路和布局的设计自由度。本专利技术构思的实施例提供了一种存储器件，所述存储器件包括：存储单元阵列，所述存储单元阵列具有多个存储单元串以及连接到所述多个存储单元串的多条位线；以及连接到所述多条位线的多个页面缓冲器。所述多个页面缓冲器中的每一个页面缓冲器包括多个锁存器和传输晶体管。所述多个锁存器共享一个数据传输节点并通过所述数据传输节点彼此交换数据。所述传输晶体管设置所述数据传输节点与所述多个页面缓冲器中的另一页面缓冲器的另一数据传输节点之间的连接。本专利技术构思的实施例还提供了一种存储器件，所述存储器件包括：存储单元阵列，所述存储单元阵列具有多个存储单元串以及连接到所述多个存储单元串的多条位线；页面缓冲器电路，所述页面缓冲器电路包括连接到所述多条位线的多个页面缓冲器，所述多个页面缓冲器中的每一个页面缓冲器具有多个锁存器，所述多个锁存器通过该页面缓冲器中的一个数据传输节点彼此交换数据；以及控制逻辑，所述控制逻辑控制所述多个页面缓冲器中的至少一些页面缓冲器的所述数据传输节点的彼此之间的连接，以识别被存储在所述多个页面缓冲器中的数据，以及控制所述多个页面缓冲器中的所述数据传输节点彼此断开，以在所述多个页面缓冲器中的每一个页面缓冲器中的所述多个锁存器之间交换数据。本专利技术构思的实施例再提供了一种页面缓冲器，所述页面缓冲器包括：多个半导体元件，所述多个半导体元件形成在半导体基板的第一区域中且被配置为通过感测节点提供连接到多条位线中的至少一条位线的锁存器；第一锁存信号线，所述第一锁存信号线设置在所述第一区域中的第一层面上并且连接到所述锁存器的第一节点；第二锁存信号线，所述第二锁存信号线设置在所述第一层面上并且连接到所述锁存器的第二节点，其中，所述第一节点的电压和所述第二节点的电压是互补的；以及感测线，所述感测线在所述第一层面上被设置在所述第一锁存信号线与所述第二锁存信号线之间，并且被配置为提供所述感测节点。本专利技术构思的实施例也提供了一种页面缓冲器，所述页面缓冲器包括第一数据传输线；传输晶体管，所述传输晶体管被配置为设置所述第一数据传输线与另一页面缓冲器的第二数据传输线之间的连接；多个锁存器，所述多个锁存器连接到所述第一数据传输线且被配置为通过所述第一数据传输线彼此交换数据；控制逻辑，所述控制逻辑被配置为在数据识别模式期间激活所述传输晶体管以连接所述第一数据传输线和所述第二数据传输线，并且在所述多个锁存器之间交换数据期间去激活所述传输晶体管以使所述第一数据传输线和所述第二数据传输线断开连接。附图说明通过以下结合附图的详细描述，将更加清楚地理解本专利技术构思的上述以及其他方面、特征和优点，其中：图1示出了根据本专利技术构思的实施例的存储器件的框图；图2示出了根据本专利技术构思的实施例的存储器件中的存储单元阵列与页面缓冲器之间的连接关系的图；图3A和图3B示出了根据本专利技术构思的实施例的页面缓冲器的结构的不同层的图；图4示出了根据本专利技术构思的实施例的页面缓冲器电路中的多个页面缓冲器的结构的图；图5示出了根据本专利技术构思的实施例的沿图4的线I-I'截取的页面缓冲器的结构的截面图；图6示出了根据本专利技术构思的实施例的页面缓冲器的框图；图7示出了根据本专利技术构思的实施例的页面缓冲器的电路图；图8示出了根据本专利技术构思的实施例的页面缓冲器的布局的电路图；图9示出了根据本专利技术构思的实施例的页面缓冲器的操作的时序图；图10、图11、图12、图13、图14和图15示出了根据本专利技术构思的实施例的页面缓冲器的操作的各个图；图16示出了根据本专利技术构思的实施例的页面缓冲器的操作的时序图；图17示出了根据本专利技术构思的实施例的页面缓冲器的另一操作的时序图；以及图18示出了根据本专利技术构思的实施例的包括存储器件的电子设备的框图。具体实施方式在下文中，将参考附图描述本专利技术构思的示例实施例。如在本专利技术构思的领域中传统的那样，可以根据执行所描述的一个或多个功能的块来描述和示出实施例。这些块(在本文中可以被称为单元或模块等)在物理上由诸如逻辑门、集成电路、微处理器、微控制器、存储器电路、无源电子组件、有源电子组件、光学组件、硬连线电路等的模拟电路和/或数字电路来实现，并且可以可选地由固件和/或软件进行驱动。例如，电路可以实现在一个或更多个半导体芯片中，或者可以实现在诸如印刷电路板等的基板支撑件上。构成块的电路可以由专用硬件实现，或者由处理器(例如，一个或更多个已编程的微处理器和相关电路)实现，或者由执行块的一些功能的专用硬件和执行块的其他功能的处理器的组合来实现。在不脱离本专利技术构思的范围的情况下，实施例的每个块可以在物理上分成两个以上的交互且离散的块。同样地，在不脱离本专利技术构思的范围的情况下，可以将实施例的块物理地组合成更复杂的块。图1示出了根据本专利技术构思的实施例的存储器件的框图。参照图1，存储器件1包括存储单元阵列10和存储控制器20。存储单元阵列10可以包括多个存储单元MC，并且多个存储单元中的至少一部分存储单元或一些存储单元可以彼此连接以提供存储单元串。存储单元阵列10可以包括多个存储单元串，并且多个存储单元串可以被划分成多个块。存储控制器20包括控制逻辑(例如，电路)21、地址译码器电路22、页面缓冲器电路23和输入/输出电路24。存储器件1可以包括未示出的另外的电路。地址译码器电路22通过字线WL、串选择线SSL和接地选择线GSL以及其他线(未示出)连接到存储单元MC。页面缓冲器电路23通过位线BL连接到存储单元MC。在一个实施例中，地址译码器电路22可以选择要写入数据或者要从中读取数据的存储单元MC，并且可以接收用于选择存储单元MC的地址信息。页面缓冲器电路23可以将数据写入存储单元MC或者从存储单元MC读取数据，并且可以逐页面地写入或读取数据。页面缓冲器电路23可以包括多个页面缓冲器，并且多个页面缓冲器中的每个页面缓冲器可以连接到至少一条位线BL。由页面缓冲器电路23写入存储单元阵列10的数据可以通过输入/输出电路24输入，并且可以通过页面缓冲器本文档来自技高网...

【技术保护点】
1.一种存储器件，所述存储器件包括：/n存储单元阵列，所述存储单元阵列具有多个存储单元串以及连接到所述多个存储单元串的多条位线；以及/n连接到所述多条位线的多个页面缓冲器，/n其中，所述多个页面缓冲器中的每一个页面缓冲器包括：/n多个锁存器，所述多个锁存器共享一个数据传输节点且被配置为通过所述数据传输节点彼此交换数据，以及/n传输晶体管，所述传输晶体管被配置为设置所述数据传输节点与所述多个页面缓冲器中的另一页面缓冲器的另一数据传输节点之间的连接。/n

【技术特征摘要】
20180615 KR 10-2018-00690811.一种存储器件，所述存储器件包括：
存储单元阵列，所述存储单元阵列具有多个存储单元串以及连接到所述多个存储单元串的多条位线；以及
连接到所述多条位线的多个页面缓冲器，
其中，所述多个页面缓冲器中的每一个页面缓冲器包括：
多个锁存器，所述多个锁存器共享一个数据传输节点且被配置为通过所述数据传输节点彼此交换数据，以及
传输晶体管，所述传输晶体管被配置为设置所述数据传输节点与所述多个页面缓冲器中的另一页面缓冲器的另一数据传输节点之间的连接。


2.根据权利要求1所述的存储器件，其中，所述多个页面缓冲器中的每一个页面缓冲器还包括连接电路，所述连接电路被配置为将感测节点连接到所述多条位线中的至少一条位线，并且通过所述感测节点与所述多个锁存器中的至少一个锁存器交换数据。


3.根据权利要求2所述的存储器件，其中，所述数据传输节点和所述感测节点分别是不同的节点。


4.根据权利要求2所述的存储器件，其中，所述多个锁存器包括连接到所述感测节点的感测锁存器以及被配置为通过所述数据传输节点与所述感测锁存器交换数据的多个数据锁存器。


5.根据权利要求4所述的存储器件，其中，所述感测锁存器和所述多个数据锁存器共享连接在所述数据传输节点与所述感测节点之间的至少一个晶体管。


6.根据权利要求2所述的存储器件，还包括：
第一预充电元件，所述第一预充电元件被配置为对所述数据传输节点进行预充电；以及
第二预充电元件，所述第二预充电元件被配置为对所述感测节点进行预充电。


7.根据权利要求1所述的存储器件，还包括：
监测电路，所述监测电路响应于包括在所述多个页面缓冲器中的至少一些页面缓冲器中的传输晶体管的激活，以有线OR配置的方式连接到所述至少一些页面缓冲器。


8.根据权利要求1所述的存储器件，其中，所述多个页面缓冲器中的至少一个页面缓冲器连接到监测电路，
所述监测电路被配置为通过包括在所述另一页面缓冲器中的传输晶体管，对所述多个锁存器的数据进行计数。


9.根据权利要求1所述的存储器件，其中，所述多个页面缓冲器中的每一个页面缓冲器包括多条导线，并且所述数据传输节点为所述多条导线之一。


10.根据权利要求1所述的存储器件，其中，所述多个页面缓冲器沿第一方向和与所述第一方向正交的第二方向排列，
其中，所述多个页面缓冲器中的设置在所述第二方向上的相同位置的一些页面缓冲器的数据传输节点通过所述一些页面缓冲器的传输晶体管彼此连接或断开。


11.根据权利要求10所述的存储器件，其中，所述一些页面缓冲器的所述数据传输节点响应于所述传输晶体管的激活而连接到监测电路，所述监测电路设置在沿所述第一方向的所述一些页面缓冲器的一侧。


12.一种存储器件，所述存储器件包括：
存储单元阵列，所述存储单元阵列具有多个存储单元串以及连接到所述多个存储单元串的多条位线；
页面缓冲器电路，所述页面缓冲器电路包括连接到所述多条位线的多个页面缓冲器，所述多个页面缓冲器中的每一个页面缓冲器具有多个锁存器，所述多个锁存器被配置为通过该页面缓冲器中的一个数据传输节点彼此交换数据；以及
控制逻辑，所述控制逻辑被配置为：控制所述多个页面缓冲器中的至少一些页面缓冲器的所述数据传输节点的彼此之间的连接，以识别被存储在所述多个页面缓冲器中的数据，以及控制所述多个页面缓冲器中的所述数据传输节点彼此断开，以在所述多个页面缓冲器中的至少一个页面缓冲器中的所述多...

【专利技术属性】
技术研发人员：曹溶成，朴曾焕，金宗慜，金重官，
申请(专利权)人：三星电子株式会社，
类型：发明
国别省市：韩国;KR