包括补偿电路的电阻式存储设备制造技术

一种存储设备，包括：存储单元阵列，多个位线，补偿电路，保持电路和控制逻辑电路。存储单元阵列包括多个存储单元。每个位线连接到至少一个存储单元。在位线中，预定电压被施加到连接到选择存储单元的选择位线。补偿电路包括采样电路，该采样电路通过感测施加到多个存储单元中的未选择存储单元的漏电流来生成采样值。保持电路基于采样值来补偿施加到选择位线的电压。控制逻辑电路输出控制采样电路的启用的采样启用信号和控制保持电路的启用的保持启用信号。

Resistance storage device including compensation circuit

【技术实现步骤摘要】
包括补偿电路的电阻式存储设备相关申请的交叉引用本专利申请要求于2018年6月15日向韩国专利局提交的第10-2018-0068866号韩国专利申请的优先权，其公开内容通过引用全部合并于此。
本公开涉及电阻式存储设备和包括该电阻式存储设备的存储系统。更具体地，本公开涉及包括补偿电路的存储设备以及包括该存储设备的存储系统。
技术介绍
存在对具有高音量和低功率的存储设备的需求。因此，已经研究了不需要刷新的下一代存储设备。下一代存储设备可能需要动态随机存取存储器(DRAM)的高度集成、闪存的非易失性和静态RAM(SRAM)的高速度。提出相变RAM(PRAM)、纳米浮栅存储器(NFGM)、聚合物RAM(PoRAM)、磁RAM(MRAM)、铁电RAM(FeRAM)、电阻RAM(RRAM)等作为下一代存储设备来满足上述要求。
技术实现思路
本公开描述了一种包括补偿电路的存储设备和包括存储设备的存储系统。更具体地，本公开描述了一种包括补偿电路的存储设备，该补偿电路补偿由于流过未选择存储单元的漏电流引起的压降。根据本公开的一方面，存储设备包括：存储单元阵列、多个位线、补偿电路、保持电路和控制逻辑电路。存储单元阵列包括多个存储单元。每个位线连接到至少一个存储单元，并且在位线中，预定电压被施加到连接到选择存储单元的选择位线。补偿电路包括采样电路和保持电路，采样电路通过感测施加到存储单元中的未选择存储单元的漏电流来生成采样值，保持电路基于采样值补偿施加到选择位线的电压。控制逻辑电路输出控制采样电路的启用的采样启用信号和控制保持电路的启用的保持启用信号。根据本公开的另一方面，电阻式存储设备包括存储单元阵列、多个位线、控制逻辑电路和补偿单元。存储单元阵列包括多个字线、多个位线和多个存储单元。控制逻辑电路基于从外部设备接收的地址，输出多个字线的行地址。补偿电路包括采样电路、保持电路和开关。采样电路通过感测施加到连接到存储单元中执行存储操作的选择存储单元的位线的漏电流来生成采样值。保持电路保持采样值，并且基于采样值补偿施加到连接到选择存储单元的位线的电压。开关的一端连接到采样电路，另一端连接到保持电路。根据本公开的另一方面，电阻式存储设备包括存储单元阵列、位线和补偿单元。存储单元阵列包括按行和列排列的多个存储单元。位线包括分别连接到存储单元的多个局部位线和经由局部选择晶体管连接到多个局部位线中的至少一个的多个全局位线。补偿电路包括采样电路和保持电路。采样电路通过感测施加到连接到存储单元中执行一个或多个存储操作的选择存储单元的位线的漏电流来生成采样值。保持电路基于采样值补偿施加到连接到选择存储单元的位线的电压。附图说明从以下结合附图的详细描述中将更清楚地理解本公开的实施例，在附图中：图1是示出根据示例性实施例的存储系统的框图；图2是示出根据示例性实施例的存储设备的框图；图3示出图2中所示的存储单元阵列的详细配置；图4是示出图3中所示的瓦块(tile)的示例性实施例的电路图；图5A至图5C是分别示出图4所示的存储单元的示例性实施例的电路图；图6是用于示出和说明根据示例性实施例的补偿电路的操作的示图；图7A至图7D是用于示出和说明根据示例性实施例的电路图的操作的示图；图8是示出图7A所示的第二电阻器的详细配置的示例的电路图；图9示出根据示例性实施例的包括补偿电路的存储设备中的存储单元的电阻分布；图10是用于示出和说明根据另一示例性实施例的补偿电路的操作的示图；图11是用于示出和说明根据另一示例性实施例的补偿电路的操作的示图；以及图12是示出根据示例性实施例的包括存储系统的计算系统的框图。具体实施方式现在将在下文中参照附图更全面地描述本公开的专利技术构思。图1是示出根据示例性实施例的存储系统的框图。参照图1，存储系统1可以包括存储器控制器10和存储设备100。存储设备100可以包括存储单元阵列110和补偿电路170。补偿电路170作为补偿电路的代表并且也可以是已知的或在此被称为补偿电路。在图中，在此包括图1，电路可以被示出为例如“存储器控制器”、“控制逻辑”、“电压发生器”和“处理器”。如在此描述的专利技术构思的领域中的传统，可以根据执行所描述的一个或多个功能的块来描述和说明示例。这些块(在此可以称为存储器控制器、控制逻辑、电压发生器、电路、处理器等)在物理上由模拟和/或数字电路实现，诸如逻辑门、集成电路、微处理器、微控制器、存储器电路、无源电子组件、有源电子组件、光学组件、硬连线电路等，并且可以可选地由固件和/或软件驱动。例如，电路可以被具体化在一个或多个半导体芯片中，或者具体化在诸如印刷电路板等的基板支撑件上。构成块的电路可以由专用硬件实现，或者由处理器(例如，一个或多个编程的微处理器和相关电路)实现，或者由执行块的一些功能的专用硬件和执行块的其他功能的处理器的组合实现。在不脱离本专利技术构思的范围的情况下，示例的每个块可以在物理上分成两个或更多个交互和离散块。同样地，在不脱离本专利技术构思的范围的情况下，可以将示例的块物理地组合成更复杂的块。存储器控制器10可以响应于来自主机HOST的读取/写入请求，控制存储设备100将数据写入存储设备100或读取存储在存储设备100中的数据。更具体地，存储器控制器10可以通过向存储设备100提供地址ADDR、命令CMD和控制信号CTRL来控制对存储设备100的编程(或写入)、读取和擦除操作。此外，要写入的数据DT和读取数据DT可以在存储器控制器10和存储设备100之间发送和接收。例如，当存储单元按照行和列布置在存储单元阵列110中时，地址ADDR可以包括行地址和列地址。尽管在图1中未示出，但是存储器控制器10还可以包括随机存取存储器(RAM)、处理器、主机接口和存储器接口。RAM可以用作处理器的操作存储器，并且处理器可以控制存储器控制器10的操作。主机接口可以包括用于在主机HOST和存储器控制器10之间执行数据交换的协议。例如，存储器控制器10可以被配置为通过使用各种接口协议中的至少一种(包括通用串行总线(USB)，多媒体卡(MMC)，外围组件互连快速(PCI-E)，高级技术附件(ATA)，串行ATA，并行ATA，小型计算机小型接口(SCSI)，增强型小磁盘接口(ESDI)，集成驱动电子设备(IDE)等)与外部(例如，主机)通信。存储单元阵列110可以包括多个存储单元(未示出)，其分别被布置在多个第一信号线和多个第二信号线彼此交叉的区域中。在示例性实施例中，第一信号线可以是多个字线，第二信号线可以是多个位线。在另一示例性实施例中，第一信号线可以是多个位线，第二信号线可以是多个字线。包括存储单元阵列110的存储设备100可以被称为交叉点存储设备。在示例性实施例中，每个位线可以包括全局位线和至少一个局部位线。例如，每个位线可以包括全局位线和通过局部选择晶体管(local-selectedtransistor)与本文档来自技高网...

【技术保护点】
1.一种存储设备，包括：/n存储单元阵列，包括多个存储单元；/n多个位线，其中，多个位线中的每一个连接到多个存储单元中的至少一个，并且在多个位线中，预定电压被施加到连接到选择存储单元的选择位线；/n补偿电路，包括采样电路和保持电路，采样电路通过感测施加到多个存储单元中的未选择存储单元的漏电流来生成采样值，并且保持电路基于采样值来补偿施加到选择位线的电压；以及/n控制逻辑电路，输出控制采样电路的启用的采样启用信号和控制保持电路的启用的保持启用信号。/n

【技术特征摘要】
20180615 KR 10-2018-00688661.一种存储设备，包括：
存储单元阵列，包括多个存储单元；
多个位线，其中，多个位线中的每一个连接到多个存储单元中的至少一个，并且在多个位线中，预定电压被施加到连接到选择存储单元的选择位线；
补偿电路，包括采样电路和保持电路，采样电路通过感测施加到多个存储单元中的未选择存储单元的漏电流来生成采样值，并且保持电路基于采样值来补偿施加到选择位线的电压；以及
控制逻辑电路，输出控制采样电路的启用的采样启用信号和控制保持电路的启用的保持启用信号。


2.根据权利要求1所述的存储设备，其中，
补偿电路还包括开关，开关的一端连接到采样电路，另一端连接到保持电路，并且基于采样启用信号被控制为接通或断开。


3.根据权利要求2所述的存储设备，其中，
开关响应于采样启用信号在采样电路被启用时接通。


4.根据权利要求1所述的存储设备，其中，
多个位线中的每一个包括全局位线和至少一个局部位线，局部位线经由局部选择晶体管电连接到全局位线，
其中，全局位线经由全局选择晶体管电连接到采样电路，并且至少一个局部位线电连接到多个存储单元中的至少一个。


5.根据权利要求4所述的存储设备，其中，
控制逻辑电路还基于从存储设备外部接收的地址输出存储单元阵列的行地址，
采样电路还包括彼此串联连接的第一电阻器和第二电阻器，以及
基于行地址来改变第二电阻器的电阻。


6.根据权利要求5所述的存储设备，其中，
第一电阻器包括基本上等于全局位线的电阻、局部选择晶体管的电阻和全局选择晶体管的电阻的总和的电阻。


7.根据权利要求5所述的存储设备，其中，
采样电路包括：
第一晶体管，具有被施加电源电压的一端和被施加第一信号的另一端；
第二晶体管，经由节点连接到第一晶体管，并且具有电连接到第一电阻器和第二电阻器的一端；以及
放大器，具有被施加预定电压的正输入端、连接到第二电阻器的负输入端、以及连接到第二晶体管的栅极端的输出端。


8.根据权利要求7所述的存储设备，其中，
当第一信号被激活时第一晶体管导通，并且当第一晶体管导通时，采样电路将采样值传送到保持电路。


9.根据权利要求7所述的存储设备，其中，
保持电路包括：
第三晶体管，具有被施加电源电压的一端和被施加保持启用信号的栅极端；以及
第四晶体管，经由节点连接到第三晶体管，第四晶体管的栅极端连接到开关的一端，开关的另一端连接到放大器的输出端，并且第四晶体管的一端电连接到第一电阻器和第二电阻器。


10.根据权利要求5所述的存储设备，其中，
采样电路包括第一晶体管，第一晶体管的一端被施加有电源电压，并且另一端电连接到第一电阻器和第二电阻器。


11.根据权利要求10所述的存储设备，其中，
保持电路包括：
第三晶体管，包括被施加电源电压的一端、栅极端、以及连接到栅极端的另一端，其中，栅极端连接到第一开关的一端，第一开关的另一端连接到第一晶体管的栅极端；
第四晶体管，一端连接到第三晶体管的栅极端；
放大器，具有正输入端、负输入端和输出端，正输入端连接到第二开关的一端，第二开关具有被施加预定电压的另一端，负输入端连接到第...

【专利技术属性】
技术研发人员：V甘加萨尼，
申请(专利权)人：三星电子株式会社，
类型：发明
国别省市：韩国;KR