一种时钟电路结构制造技术

本发明专利技术涉及一种时钟电路结构，包括一个或一个以上的输入单元，输出选择器，及输出反相器；所述输入单元包括输入选择器，及输入反相器；所述输入选择器的输入端用于接收原时钟脉冲信号，输出端与所述输入反相器的输入端连接，输入反相器的输出端与所述输出选择器的输入端连接，输出选择器的输出端与输出反相器的输入端连接，输出反相器的输出端用于输出偏移后的时钟脉冲信号。本发明专利技术解决了时钟电路中多路选择时，时钟向一个方向偏移的问题，保证时钟占空比为50％。

A clock circuit structure

【技术实现步骤摘要】
一种时钟电路结构
本专利技术涉及时钟电路
，更具体地说是指一种时钟电路结构。
技术介绍
所有的芯片设计中，都存在复杂的时钟结构，存在几路甚至是十几路时钟的输入，最终选择一路合适的时钟使用，但是，不合理的时钟选择电路极容易造成占空比出现问题，不能保证时钟信号的占空比在50％，最终导致某些对时钟占空比敏感模块工作不正常；因此，无法满足需求。
技术实现思路
本专利技术的目的在于克服现有技术的缺陷，提供一种时钟电路结构。为实现上述目的，本专利技术采用以下技术方案：一种时钟电路结构，包括一个或一个以上的输入单元，输出选择器，及输出反相器；所述输入单元包括输入选择器，及输入反相器；所述输入选择器的输入端用于接收原时钟脉冲信号，输出端与所述输入反相器的输入端连接，输入反相器的输出端与所述输出选择器的输入端连接，输出选择器的输出端与输出反相器的输入端连接，输出反相器的输出端用于输出偏移后的时钟脉冲信号。其进一步技术方案为：所述输入选择器用于接收一路或一路以上的原时钟脉冲信号。其进一步技术方案为：所述原时钟脉冲信号的偏移路线包括：在输入选择器上发生正向偏移，在输入反相器上发生反向偏移，在输出选择器上发生正向偏移，再在输出反相器上发生正向偏移，最后使得偏移后的时钟脉冲信号等于原时钟脉冲信号。其进一步技术方案为：所述输入选择器与输出选择器的型号相同。其进一步技术方案为：所述输入选择器的型号为CLKMUX。其进一步技术方案为：所述输入反相器与输出反相器的型号相同。其进一步技术方案为：所述输入反相器的型号为CLKINV。一种时钟电路结构，包括一个或一个以上的输入输出单元，及输出选择器；所述输入输出单元包括一个或一个以上的输入反相器，输入选择器，及输出反相器；所述输入反相器的输入端用于接收原时钟脉冲信号，输出端与所述输入选择器的输入端连接，输入选择器的输出端与所述输出反相器的输入端连接，输入反相器的输出端与所述输出选择器的输入端连接，输出选择器的输出端用于输出偏移后的时钟脉冲信号。其进一步技术方案为：所述输入选择器用于接收一路或一路以上的原时钟脉冲信号，每一路原时钟脉冲信号对应有所述输入反相器。其进一步技术方案为：所述原时钟脉冲信号的偏移路线包括：在输入反相器上发生正向偏移，在输入选择器上发生反向偏移，在输出反相器上发生正向偏移，再在输出选择器上发生正向偏移，最后使得偏移后的时钟脉冲信号等于原时钟脉冲信号。本专利技术与现有技术相比的有益效果是：解决了时钟电路中多路选择时，时钟向一个方向偏移的问题，保证时钟占空比为50％。下面结合附图和具体实施例对本专利技术作进一步描述。附图说明图1为现有的两输入时钟选择电路示意图；图2为两输入时钟选择电路偏移示意图；图3为现有的四路时钟选择电路示意图；图4为四路时钟选择电路偏移示意图；图5为本专利技术时钟电路结构实施例一的控制原理框图；图6为实施例一的选择电路示意图；图7为实施例一的选择电路偏移示意图；图8为实施例一的选择细化电路示意图；图9为实施例一的选择细化电路偏移示意图；图10为本专利技术时钟电路结构实施例二的控制原理框图；图11为实施例二的选择细化电路示意图。具体实施方式为阐述本专利技术的思想及目的，下面将结合附图和具体实施例对本专利技术做进一步的说明。下面将结合本专利技术实施例中的附图，对本专利技术实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本专利技术的一部分实施例，而不是全部的实施例。基于本专利技术中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本专利技术保护的范围。需要说明，本专利技术实施例中所有方向性指示(诸如上、下、左、右、前、后等)仅用于解释在某一特定姿态(如附图所示)下各部件之间的相对位置关系、运动情况等，如果该特定姿态发生改变时，则该方向性指示也相应地随之改变，所述的连接可以是直接连接，也可以是间接连接。另外，在本专利技术中如涉及“第一”、“第二”等的描述仅用于描述目的，而不能理解为指示或暗示其相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括至少一个该特征。另外，各个实施例之间的技术方案可以相互结合，但是必须是以本领域普通技术人员能够实现为基础，当技术方案的结合出现相互矛盾或无法实现时应当认为这种技术方案的结合不存在，也不在本专利技术要求的保护范围之内。如无特别说明，本文中的“/”代表含义为“或”。在本说明书的描述中，参考术语“一个实施例”、“一些实施例”、“示例”、“具体示例”、或“一些示例”等的描述意指结合该实施例或示例描述的具体特征、结构、材料或者特点包含于本专利技术的至少一个实施例或示例中。在本说明书中，对上述术语的示意性表述不应理解为必须针对的是相同的实施例或示例。而且，描述的具体特征、结构、材料或者特点可以在任何的一个或多个实施例或示例中以合适的方式结合。此外，本领域的技术人员可以将本说明书中描述的不同实施例或示例进行结合和组合。如图1到图11所示的具体实施例，其中，如图1至图4为现有技术，其中，如图1至图2所示，以两输入选择器为例，CLK0和CLK1为输入，根据选择要求选择合适的时钟作为输出，CLK为最终的输出；假设此时钟选择器选择CLK0，那么根据MUX(选择器)的逻辑关系，则CLK＝CLK0，若CLK0为高电平，那么CLK也为高电平，那么CLK0和CLK均朝向一个方向偏移，采用上升的箭头表示，即CLK0从低电平跳变为高电平，那么CLK经过Mux的本身的Cell延迟后也从低电平跳变为高电平，因此CLK和CLK0的偏移方向一致。其中，如图3至图4所示，如果有四个时钟(CLK0/CLK1/CLK2/CLK3)参与选择，假设依然选择CLK0作为最终的输出，即CLK＝CLK0，那么时钟的偏移情况如图4所示，CLK0和CLK均朝向一个方向偏移，假设一个箭头代表偏移一次，那么四路时钟选择电路时钟向一个方向偏移了2次，可以得出结论使用常规选择器作为时钟选择时，时钟会向一个方向偏移，选择的次数越多，偏移次数越多；而在实际的芯片设计中存在几路甚至十几路时钟输入，最终选择一路合适的作为输出，那么经过的选择器越多，向一个方向偏移的次数就越多，上升沿和下降沿的时间会存在差异，经过的MUX级数越多，差异会越大，最终导致占空比小于50％，导致某些对时钟占空比敏感的模块工作不正常。其中，如图5至图9所示，本专利技术公开了一种时钟电路结构的实施例一，包括一个或一个以上的输入单元10，输出选择器20，及输出反相器30；所述输入单元10包括输入选择器11，及输入反相器12；所述输入选择器11的输入端用于接收原时钟脉冲信号，输出端与所述输入反相器12的输入端连接，输入反相器12的输出端与所述输出选择器20的输入端连接，输出选择器20的输出端与输出反相器30的输入端连接，输出反相器30的本文档来自技高网...

【技术保护点】
1.一种时钟电路结构，其特征在于，包括一个或一个以上的输入单元，输出选择器，及输出反相器；所述输入单元包括输入选择器，及输入反相器；所述输入选择器的输入端用于接收原时钟脉冲信号，输出端与所述输入反相器的输入端连接，输入反相器的输出端与所述输出选择器的输入端连接，输出选择器的输出端与输出反相器的输入端连接，输出反相器的输出端用于输出偏移后的时钟脉冲信号。/n

【技术特征摘要】
1.一种时钟电路结构，其特征在于，包括一个或一个以上的输入单元，输出选择器，及输出反相器；所述输入单元包括输入选择器，及输入反相器；所述输入选择器的输入端用于接收原时钟脉冲信号，输出端与所述输入反相器的输入端连接，输入反相器的输出端与所述输出选择器的输入端连接，输出选择器的输出端与输出反相器的输入端连接，输出反相器的输出端用于输出偏移后的时钟脉冲信号。


2.根据权利要求1所述的一种时钟电路结构，其特征在于，所述输入选择器用于接收一路或一路以上的原时钟脉冲信号。


3.根据权利要求1所述的一种时钟电路结构，其特征在于，所述原时钟脉冲信号的偏移路线包括：在输入选择器上发生正向偏移，在输入反相器上发生反向偏移，在输出选择器上发生正向偏移，再在输出反相器上发生正向偏移，最后使得偏移后的时钟脉冲信号等于原时钟脉冲信号。


4.根据权利要求1所述的一种时钟电路结构，其特征在于，所述输入选择器与输出选择器的型号相同。


5.根据权利要求4所述的一种时钟电路结构，其特征在于，所述输入选择器的型号为CLKMUX。


6.根据权利要求1所述的...

【专利技术属性】
技术研发人员：李华东，徐军，董建国，段霆，
申请(专利权)人：深圳忆联信息系统有限公司，
类型：发明
国别省市：广东;44