一种基于FPGA的高速信号采集存储及回放系统技术方案

本实用新型专利技术提供了一种基于FPGA的高速信号采集存储及回放系统,包括机箱、高速背板、高速AD采集卡、大容量高速存储卡、CPU卡以及上位机采集系统管理软件。高速AD采集卡包括采集传输控制、前端雷达信号调理、高速A/D转换、数据缓存SDRAM、高速数据处理分发及回放单元。CPU卡上运行上位机采集系统管理软件，实现AD采集启停、数据分发存储、实时采样、数据回放、转储等相关功能控制。本实用新型专利技术解决传统高速宽带雷达采集系统中无法存储大带宽高占空比的数据原波形的问题，能满足高达10GB/s存储速度的采集记录需求，可以将信号波形与原波形一一对应，有助于数据后期应用的一致性分析，提高雷达算法可靠性。

A high speed signal acquisition storage and playback system based on FPGA

The utility model provides a high-speed signal acquisition storage and playback system based on FPGA, which includes a case, a high-speed backplane, a high-speed AD acquisition card, a large capacity high-speed memory card, a CPU card and a management software of the upper computer acquisition system. The high-speed AD acquisition card includes acquisition and transmission control, front-end radar signal conditioning, high-speed A / D conversion, data cache SDRAM, high-speed data processing distribution and playback unit. The management software of the upper computer acquisition system is run on the CPU card to realize the start and stop of AD acquisition, data distribution and storage, real-time sampling, data playback, dump and other related functions. The utility model solves the problem that the original waveform of data with large bandwidth and high duty ratio cannot be stored in the traditional high-speed broadband radar acquisition system, can meet the acquisition and recording requirements of storage speed up to 10Gb / s, can correspond the signal waveform with the original waveform one by one, is conducive to the consistency analysis of data later application, and improves the reliability of radar algorithm.

【技术实现步骤摘要】
一种基于FPGA的高速信号采集存储及回放系统
本技术属于雷达应用
，具体涉及一种基于FPGA的高速信号采集存储及回放系统，可用于软件无线电，无线电情报侦测分析，雷达算法开发验证等工程应用。
技术介绍
随着雷达技术的日益发展，中频雷达信号的速度不断提高，要求的采集精度也提出了新的需求。然而目前乃至将来，雷达现场工作环境日益恶劣，电磁信号中不仅包含了目标信息，还包含了急剧增多的电磁干扰，以及天气、地形等干扰信息。恶劣的现场环境给雷达信号处理算法的研制带来极大难度，需要将不同环境的雷达信号波形进行前期的记录，提供研发人员做后期的数据分类研究，以及算法模拟，因此对雷达原波形的10GB/s存储速度的采集记录的需求日益迫切。在此基础上,可以衍生出信号一致性分析、雷达检修等设备。目前国内外市场上已有一些低速应用的采集存储设备，采集存储的吞吐量难以突破2GSPS/16bit的存储性能。其主要技术受限于存储，而存储的性能受限于目前以CPU为核心的系统架构，以及存储通道的带宽稳定性。高速采集行业已经由原来的采集——处理——执行，发展到采集——处理——存储——执行——回放研究等多种需求一体化的系统要求。同时对于采集信号的高频率、采集系统的高精度、存储系统的高带宽、大容量的需求已经日益明显。目前国内外市场上多家公司(如E2V，TI，ADI)能够提供10GB/s带宽的ADC解决方案，但几乎没有能够提供如此高速的小型化采集存储设备。
技术实现思路
为了克服了上述现有技术存在的不足，本技术提出了一种基于FPGA的高速信号采集存储及回放系统。本技术能解决传统高速宽带雷达采集系统中无法存储大带宽高占空比的数据原波形的问题。能满足高达10GB/s存储速度的采集记录需求。可以将信号波形的描述字、时间戳以及原波形一一对应，有助于数据后期应用的一致性分析，提高雷达算法可靠性。同时提供雷达信号采集、处理、存储和分析一体化解决方案，此高集成度的便携式解决方案可以适应复杂的外场环境，提高工作效率。本技术是基于多层次FPGA数据分发技术，建立小型化、高性能高速信号采集存储及回放系统产品体系。具体技术方案如下：本系统包括机箱、高速背板、高速AD采集卡、大容量高速存储卡、CPU卡以及上位机采集系统管理软件。所述的机箱为系统提供物理载体，存储槽位可扩展；所述的高速背板为系统高速信号互连提供通路；所述的高速AD采集卡基于FPGA+A/D架构。包括采集传输控制、前端雷达信号调理、高速A/D转换、数据缓存SDRAM、高速数据处理分发及回放单元。采集传输控制单元(可选方案：以太网、PCIe、RS232、RS422、USB等均可实现)与CPU卡建立通讯，接收CPU卡发来的指令，实现AD采集启停、数据分发存储、实时采样、数据回放、转储等功能；前端雷达信号调理电路，将外部输入的雷达信号进行调理后送入AD采集芯片；高速A/D转换电路，其中A/D配置由CPU卡通过上位机进行配置，将调理后的雷达模拟信号转化为数字信号，并通过JESD204B传输数据；采集到的数据通过SDRAM来缓存或通过FPGA的FIFO直接缓存；高速数据处理分发及回放单元由FPGA实现，可以对采集的数据进行处理、分发存储以及回放等操作，其中数据处理由FPGA对数据进行位宽变换，以便下一步通过RAID技术进行数据分发存储。数据分发存储是通过FPGA的高速串口与存储板互连，将数据通过RAID技术写入存储板。数据回放首先通过FPGA的高速串口与存储板互连，通过RAID技术读取数据，并通过SDRAM缓存或FPGA的FIFO直接缓存。然后通过高速AD采集卡FPGA的高速串口实现PCIe接口与CPU卡互连，将数据传输给上位机。所述的大容量高速存储卡基于FPGA+存储主控+Flash或FPGA+Flash架构。FPGA对外接口为高速串口与高速AD采集卡互连；FPGA对内接口为高速串口与存储主控互连，存储主控再加Flash实现存储，或者FPGA+Flash架构，直接通过FPGA操作Flash实现存储。所述的CPU卡，其上运行上位机采集系统管理软件。CPU卡与高速AD采集卡、1块或多块存储卡通讯，实现AD采集启停、数据分发存储、实时采样、数据回放、转储等相关功能控制。通过与高速AD采集卡的PCIe接口互连，实现雷达信号实时采样、回放与转储功能。所述的采集系统管理软件运行在CPU卡上，作为人机交互界面。通过该软件界面可以对系统进行相关操作，如控制回放、A/D参数设置。还可以显示相关信息，如实时采样波形和频谱、回放结果、存储状态等。上位机采集系统管理软件实现上述功能，但具体实现方式不限。附图说明图1为本技术一种基于FPGA的高速信号采集存储及回放系统结构原理图；图2为图1的拆分图(高速AD采集卡部分)；图3为图1的拆分图(大容量高速存储卡1部分)；图4为图1的拆分图(大容量高速存储卡2部分)；图5为图1的拆分图(大容量高速存储卡3部分)；图6为图1的拆分图(大容量高速存储卡4部分)；图7为图1的拆分图(CPU卡部分)；图8为本技术一种基于FPGA的高速信号采集存储及回放系统数据流向图；图9为本技术一种基于FPGA的高速信号采集存储及回放系统背板互连关系图。说明：图1为本技术完整的结构原理图，为了清楚显示本技术的结构原理，对图1拆分了6个部分，分别为图2-7；其，100为高速背板，200为高速AD采集卡，300为大容量高速存储卡1，310为大容量高速存储卡2，320为大容量高速存储卡3，330为大容量高速存储卡4,400为CPU卡。具体实施方式为了更加清楚明白理解本技术的目的、技术方案和优点，下面结合附图和本技术的优选实施例，对本技术作进一步的详细说明，本技术的示意性实施方式及其说明仅用于解释本技术，并不作为对本技术的限定。采用的机箱为标准6UVPX板卡风冷机箱，作为高速信号采集存储及回放系统物理载体，其包含6个槽位，1个高速AD采集卡槽位，4个大容量高速存储卡槽位，1个CPU卡槽位。机箱配备大功率AC-DC电源、风扇、开关等。参阅图9，高速背板为系统电源和信号互连提供通路，其中信号可分为以下三类：RapidIO、千兆以太网、PCIe。不同实施例，可以采用不同的接口。RapidIO：高速AD采集卡分别通过4路4xRapidIO与存储卡1和存储卡2互连，高速AD采集卡分别通过2路4xRapidIO与存储卡3和存储卡4互连。RapidIO作为数据通路。(注：不同实施例，可以换成FPGA高速串口实现的任何标准或自定义接口协议。本实施例采用的是RapidIO)千兆以太网：CPU卡通过背板以太网分别与存储卡1、存储卡2和高速AD采集卡互连，CPU卡通过面板以太网分别与存储卡3和存储卡4互连。千兆以太网作为存储卡控制通路。(注：不同实施例这里的以太网可以换成USB或其他接口协议实现。本实施例采用的是以太网实现)PCIe：高速AD采集卡通过2路PCIex8与CPU卡互连。PCIe作为数据和控制通路。(不同实施例，这里的控制通路可以通过以太网实现或者RS422实现或者RS232或者USB等均可以。本实施例采用的是PCIe实现的)参阅图1，除了机箱以外，本系统包含1块高本文档来自技高网...

【技术保护点】
1.一种基于FPGA的高速信号采集存储及回放系统，其特征在于，包括：高速背板，高速AD采集卡，大容量高速存储卡，CPU卡；所述高速背板为系统高速信号互连提供通路；所述高速AD采集卡基于FPGA+A/D架构，包括采集传输控制、前端雷达信号调理电路、高速A/D转换电路、数据缓存、高速数据处理分发及回放单元；所述采集传输控制单元通过与CPU卡建立通讯，接收CPU卡发来的指令，实现AD采集启停、数据分发存储、实时采样、数据回放、转储功能；所述前端雷达信号调理电路，将外部输入的雷达信号进行调理后送入AD采集芯片；所述高速A/D转换电路，其中A/D采集参数配置或由CPU卡进行配置，或通过CPU卡发指令方式，由高速AD采集卡上的FPGA通过SPI接口实现，将调理后的雷达模拟信号转化为数字信号，并通过JESD204B传输数据；所述数据缓存用来缓存采集到的数据；所述高速数据处理分发及回放单元由FPGA实现，用于对采集的数据进行处理、分发存储以及回放操作，其中数据处理由FPGA对数据进行位宽变换，以便下一步通过RAID技术进行数据分发存储，数据分发存储是通过高速AD采集卡的FPGA高速串口与存储板互连，将数据通过RAID技术写入存储板；数据回放首先通过FPGA的高速串口与存储板互连，通过RAID技术读取数据，并通过缓存，然后通过高速AD采集卡FPGA的高速串口实现PCIe接口与CPU卡互连，将数据传输给CPU卡；所述的大容量高速存储卡或基于FPGA+存储主控+Flash架构，或基于FPGA+Flash架构；FPGA对外接口为高速串口与高速AD采集卡互连，FPGA对内接口为高速串口与存储主控互连，存储主控再加Flash实现存储，或者FPGA+Flash架构直接通过FPGA操作Flash实现存储；所述CPU卡与所述高速AD采集卡、所述大容量高速存储卡通讯，通过运行采集系统管理软件实现AD采集启停、数据分发存储、实时采样、数据回放、转储功能的控制，所述CPU卡通过与所述高速AD采集卡的互连，实现雷达信号实时采样、回放与转储功能。...

【技术特征摘要】
1.一种基于FPGA的高速信号采集存储及回放系统，其特征在于，包括：高速背板，高速AD采集卡，大容量高速存储卡，CPU卡；所述高速背板为系统高速信号互连提供通路；所述高速AD采集卡基于FPGA+A/D架构，包括采集传输控制、前端雷达信号调理电路、高速A/D转换电路、数据缓存、高速数据处理分发及回放单元；所述采集传输控制单元通过与CPU卡建立通讯，接收CPU卡发来的指令，实现AD采集启停、数据分发存储、实时采样、数据回放、转储功能；所述前端雷达信号调理电路，将外部输入的雷达信号进行调理后送入AD采集芯片；所述高速A/D转换电路，其中A/D采集参数配置或由CPU卡进行配置，或通过CPU卡发指令方式，由高速AD采集卡上的FPGA通过SPI接口实现，将调理后的雷达模拟信号转化为数字信号，并通过JESD204B传输数据；所述数据缓存用来缓存采集到的数据；所述高速数据处理分发及回放单元由FPGA实现，用于对采集的数据进行处理、分发存储以及回放操作，其中数据处理由FPGA对数据进行位宽变换，以便下一步通过RAID技术进行数据分发存储，数据分发存储是通过高速AD采集卡的FPGA高速串口与存储板互连，将数据通过RAID技术写入存储板；数据回放首先通过FPGA的高速串口与存储板互连，通过RAID技术读取数据，并通过缓存，然后通过高速AD采集卡FPGA的高速串口实现PCIe接口与CPU卡互连，将数据传输给CPU卡；所述的大容量高速存储卡或基于FPGA+存储主控+Flash架构，或基于FPGA+Flash架构；FPGA对外接口为高速串口与高速AD采集卡互连，FPGA对内接口为高速串口与存储主控互连，存储主控再加Flash实现存储，或者FPGA+Flash架构直接通过FPGA操作Flash实现存储；所述CPU卡与所述高速AD采集卡、所述大容量高速存储卡通讯，通过运行采集系统...

【专利技术属性】
技术研发人员：张效奎，
申请(专利权)人：上海威固信息技术股份有限公司，
类型：新型
国别省市：上海,31