一种提高雷达SRIO传输可靠性的方法技术

公开了一种提高雷达SRIO传输可靠性的方法。所述雷达包括CPU模块、FPGA模块、DSP模块以及记录仪，所述方法包括：在所述CPU模块中定义父结构体，所述父结构体包括控制信息结构体和结果信息结构体；向所述控制信息结构体和结果信息结构体添加标签以标识所述控制信息结构体和结果信息结构体的结构体类型；将所述父结构体从所述CPU模块传送到所述FPGA模块，并将所述控制信息结构体连同其标签和结果信息结构体连同其标签存储在不同的DPRAM中；向所述FPGA模块接收的AD源数据添加标签，并将所述AD源数据连同其标签存储在FIFO中。

A method to improve the reliability of radar sRIO transmission

A method for improving the transmission reliability of radar sRIO is disclosed. The radar includes a CPU module, a FPGA module, a DSP module and a recorder. The method includes: defining a parent structure in the CPU module, and the parent structure includes a control information structure and a result information structure; adding labels to the control information structure and the result information structure to identify the structure types of the control information structure and the result information structure ; transfer the parent structure from the CPU module to the FPGA module, and store the control information structure together with its label and result information structure together with its label in different DPRAM; add a label to the ad source data received by the FPGA module, and store the ad source data together with its label in FIFO.

【技术实现步骤摘要】
一种提高雷达SRIO传输可靠性的方法
本专利技术属于雷达通信传输领域，具体涉及一种提高雷达SRIO传输可靠性的方法。
技术介绍
基于通信带宽、速率的要求，目前雷达处理机常用SRIO总线作为内部数据传输的主通道，其带宽可达20Gb/s。按照常规的雷达处理流程，信号处理部分通常会接收来自数据处理部分的控制信息以及来自AD采样部分的大量原始数据，然后进行脉压、FFT等复杂运算。不管是输入信息还是雷达处理结果，都会涉及到大量的数据传输，这使得SRIO总线占用率过高。特别是当输入/输出的数据频次太高、数据量太大、数据间隔又很小的情况下，时序控制已较难掌控。于是中断多、软件响应慢的恶劣结果就是DSP的SRIO接收通道经常出现数据冲突、数据丢失等现象，最终导致SRIO交换机堵塞、用户程序运行失败、雷达功能异常。对于SRIO交换机堵塞情况，其一般不能自行恢复，必须通过硬件复位、重新初始化或者硬件下电重启来解决，时间偏长，在秒级左右，这对雷达的在线功能有较大影响。
技术实现思路
本专利技术的一个目的是有效解决当数据多源、传输异步时，雷达收发数据冲突、SRIO通道堵塞等问题，保证雷达工作正常。根据本专利技术的一个方面，提供了一种提高雷达SRIO传输可靠性的方法，其中，所述雷达包括CPU模块、FPGA模块、DSP模块以及记录仪，所述方法包括：在所述CPU模块中定义父结构体，所述父结构体包括控制信息结构体和结果信息结构体；向所述控制信息结构体和结果信息结构体添加标签以标识所述控制信息结构体和结果信息结构体的结构体类型；将所述父结构体从所述CPU模块传送到所述FPGA模块，并根据所述控制信息结构体和结果信息结构体存储在不同的DPRAM中；向所述FPGA模块接收的AD源数据添加标签，并将所述AD源数据存储在FIFO中；其中所述AD源数据的标签包括指示所述AD源数据结束的标签，并且当识别到指示所述AD源数据结束的标签时：从所述DPRAM中读出控制信息并无缝地衔接在AD源数据之后并经由SRIO发送到DSP模块；并且从所述DPRAM中读出结果并无缝地衔接在AD源数据之后并发送给所述记录仪。根据一个实施例，当数据发送完后，自动产生Doorbell中断以通知DSP读取数据。根据一个实施例，所述DSP模块接收到Doorbell中断后，根据标签识别出AD数据和控制信息，以进行后续处理。根据一个实施例，所述标签包括标签头和标签尾。根据一个实施例，所述方法还包括在FPGA内建立包含收、发双向功能的SRIOIPcore。根据一个实施例，所述方法还包括对CPU的SRIO发送通道进行初始化，以及对DSP的SRIO接收通道进行初始化。根据本专利技术的方法具有以下特征：(1)对于SRIO传输，尽量安排单点对单点，避免多点对单点。(2)把不同类型的数据打包，形成总结构体，集中发送，避免因数据分类多发造成SRIO总线冲突。(3)利用缓存空间，调整异步传输的数据节拍，使之与主干数据同步。(4)利用FPGA对数据进行标志识别、数据拆分、数据再打包和数据分发。(5)通过暨定地址和包头标志，DSP完成数据识别和数据处理。如此，该方法适用于数据量大、传输间隔小、单个CPU/DSP的SRIO通道数少的情况，并且至少具有以下优点：第一，接口清晰，可靠性高。数据通信的线路单一、明确，可避免多发多收引起的数据冲突，有效提高了数据传输的可靠性。第二，操作简单。不需要额外的硬件电路，通过软件调整就可以解决数据冲突问题。第三，构思巧妙。通过数据中转缓存，可以调整异步传输的节拍，有效解决因软件的不确定性造成的时间偏移问题，使整个时序同步化、简单化。第四，架构合理，效率高。利用FPGA建立SRIO中转通道，通过底层的硬件标志判别，就可以完成数据的拆分和重组,节约了时间，降低了对PRF重复周期和数据量的要求。附图说明图1是根据本专利技术实施例的设计前后的数据流；图2是根据本专利技术实施例的数据包拆分、重组的处理流程。参考附图，根据以下对示例性实施例的描述，本专利技术的其他特征将变得清楚。具体实施方式以下，参考附图描述根据本专利技术的实施例，但是应当理解，以下的描述仅仅是示例性的，并且不是要将本专利技术限制到以下实施例。根据本专利技术的方法和设备易受许多变化的影响，为了清楚而简要的描述，方法和设备的许多描述被简化了。许多描述使用了特定标准的结构和术语。然而，所公开的方法和设备可以更广泛地应用。本领域的技术人员将理解，结合此处公开的实施例所描述的各种示例性的逻辑框、模块、单元和算法步骤可以经常被实施为电子硬件、计算机软件或两者的结合。为了清楚地示出硬件与软件的这一互换性，以下对于各种示例性的组件、框、模块和步骤就其功能进行了整体的描述。这样的功能被实施为硬件还是软件，取决于施加在系统整体上的具体的约束。技术人员可以对于各个具体的系统以不同的方式实施所描述的功能，但这样的实施方式决策不应被解释为导致偏离本专利技术的范围。此外，单元、模块、框或步骤的功能分组是为了描述简单。具体的功能或步骤可以从一个单元、模块或框移出，而不偏离本专利技术。提供对公开的实施方式的以下描述，以使得本领域的任何技术人员能够完成或使用本专利技术。对这些实施例的各种修改对于本领域的技术人员将是显然的，并且此处所描述的一般原理可以被应用于其它实施例，而不偏离本专利技术的精神或范围。因此，本技术不限于以下所描述的具体示例。因此，应理解此处给出的说明书和附图代表本专利技术目前优选的实施方式，并因此代表了由本专利技术广泛地构想的主题。进一步地，应理解本专利技术的范围充分地包含其它对本领域的技术人员可能是显然的实施方式，并且因此，本专利技术的范围只由所附的权利要求限制。接下来，具体描述根据本专利技术的方法。(1)在CPU里定义1个大结构体，其包含2个子结构体，分别为“控制信息”结构体和“跟踪处理后的结果信息”结构体。(2)在“控制信息”结构体的前面增加标志1头，结构体后面增加标志1尾的特殊标识。(3)在“结果信息”结构体的前面增加标志2头，结构体后面增加标志2尾的特殊标识。(4)步骤2和3是为了在后期的数据分流时方便识别结构体类型。(5)对CPU的SRIO发送通道进行初始化，对DSP的SRIO接收通道进行初始化。(6)在FPGA内建立一个SRIOIPcore，包含收、发双向功能。(7)在FPGA内建立2个DPRAM和2个FIFO。DPRAM的第1个用于存储分解后的“控制信息”，第2个用于存储“结果信息”；FIFO都用于存储AD输入的源数据。(8)上电后，按照雷达帧节拍，由CPU启动SRIO数据发送，把“控制信息+结果信息”的大结构体一次性发送给FPGA，结构体内数据连续。(9)在FPGA内对接收到的数据结构体进行逐个判别，◆当识别到标志1头时，其后数据连同标志1依序存储到DPRAM1内，当识别到标志1尾时，结束DPRAM1存储。◆当识别到标志2头时，其后数据连同标志2依序存储到DPRAM2内，当识别到标志2尾时，结束DPRAM2存储。(10)AD源数据从外部输入到FPGA后，因AD数据量庞大，需先经过FIFO缓存一下后，再进行后续传输：◆一路由SRIO通道发送给DSP的指定地址。在SRIO发送前，FPGA要对AD数据逐一判别，当识别到标志3包头时，开启SRIO，发送AD数据，当识别到标志3包尾时，立本文档来自技高网...

【技术保护点】
1.一种提高雷达SRIO传输可靠性的方法，其中，所述雷达包括CPU模块、FPGA模块、DSP模块以及记录仪，所述方法包括：在所述CPU模块中定义父结构体，所述父结构体包括控制信息结构体和结果信息结构体；向所述控制信息结构体和结果信息结构体添加标签以标识所述控制信息结构体和结果信息结构体的结构体类型；将所述父结构体从所述CPU模块传送到所述FPGA模块，并将所述控制信息结构体连同其标签和结果信息结构体连同其标签存储在不同的DPRAM中；向所述FPGA模块接收的AD源数据添加标签，并将所述AD源数据连同其标签存储在FIFO中；其中所述AD源数据的标签包括指示所述AD源数据结束的标签，并且当识别到指示所述AD源数据结束的标签时：从所述DPRAM中读出控制信息并无缝地衔接在AD源数据之后并经由SRIO发送到所述DSP模块；并且从所述DPRAM中读出结果信息并无缝地衔接在AD源数据之后并发送给所述记录仪。

【技术特征摘要】
1.一种提高雷达SRIO传输可靠性的方法，其中，所述雷达包括CPU模块、FPGA模块、DSP模块以及记录仪，所述方法包括：在所述CPU模块中定义父结构体，所述父结构体包括控制信息结构体和结果信息结构体；向所述控制信息结构体和结果信息结构体添加标签以标识所述控制信息结构体和结果信息结构体的结构体类型；将所述父结构体从所述CPU模块传送到所述FPGA模块，并将所述控制信息结构体连同其标签和结果信息结构体连同其标签存储在不同的DPRAM中；向所述FPGA模块接收的AD源数据添加标签，并将所述AD源数据连同其标签存储在FIFO中；其中所述AD源数据的标签包括指示所述AD源数据结束的标签，并且当识别到指示所述AD源数据结束的标签时：从所述DPRAM中读出控制信息并无缝地衔接在AD源数据之后并经由SRIO发送到所述DSP模块；并且从所述...

【专利技术属性】
技术研发人员：谢轶群，
申请(专利权)人：中国航空工业集团公司雷华电子技术研究所，
类型：发明
国别省市：江苏,32