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一种可配置的通用卷积神经网络加速器制造技术

技术编号:22418521 阅读:43 留言:0更新日期:2019-10-30 02:07
本发明专利技术公开了一种可配置的通用卷积神经网络加速器,属于计算、推算、计数的技术领域。该加速器包括:PE阵列、状态控制器、功能模块、权重缓存区、特征图缓存区、输出缓存区和寄存器栈,状态控制器包括网络参数寄存器和工作状态控制器。通过配置网络参数寄存器对不同规模的网络均能取得优异的加速效果,工作状态控制器控制着加速器工作状态的切换并将控制信号发送至其它模块。权重缓存区、特征图缓存区和输出缓存区均由多个数据子缓存区构成,用于分别存放权重数据、特征图数据和计算结果。本发明专利技术能够针对不同的网络特点,配置合适的数据重用模式、阵列尺寸和子缓存区个数,通用性好,功耗低,吞吐量高。

【技术实现步骤摘要】
一种可配置的通用卷积神经网络加速器
本专利技术公开了一种可配置的通用卷积神经网络加速器,属于计算、推算、计数的

技术介绍
近年来,深度神经网络发展得越来越快且得到了广泛的应用,在文字识别、图像识别、目标跟踪、人脸检测与识别等应用领域取得了显著的成果。深度神经网络的规模随着应用场景的越加复杂不断增大,需要存储和计算大量的参数。因此,如何加速并在硬件上实现大规模的深度神经网络成为机器学习领域的重要问题。GPU(GraphicProcessingUnit,图形处理器)和多核CPU(CentralProcessingUnit,中央处理器)是加速大规模深度神经网络的常用设备,但要在功耗和体积受限的移动设备上移植大规模深度神经网络几乎是不可能的,因此,需要设计专用的加速电路来满足大规模深度神经网络的计算和存储需求。与GPU和多核CPU相比,ASIC(ApplicationSpecificIntegratedCircuit,专用集成电路)的性能更高功耗更低,但其开发周期长,成本高并且设计灵活性低。FPGA(FiledProgrammableGateArray,现场可编程门阵列)是另一种主本文档来自技高网...

【技术保护点】
1.一种可配置的通用卷积神经网络加速器,其特征在于,包括:状态控制器,从外部存储器读取网络参数,根据网络参数配置包含数据重用模式和阵列尺寸以及子缓存区个数的加速器参数,根据数据重用模式切换加速器工作状态,包含多个子缓存区的特征图缓存区,根据状态控制器配置的子缓存区个数按行缓存从外部存储器读取的特征图数据,寄存器栈,缓存PE阵列一次计算所需的特征图数据,包含多个子缓存区的权重缓存区,根据状态控制器配置的子缓存区个数按滤波器顺序缓存从外部存储器读取的权重数据,PE阵列,每行PE单元从寄存器栈读取特征图数据,每列PE单元读取同一权重子缓存区中缓存的权重数据,对特征图数据和权重数据进行卷积计算,及,包...

【技术特征摘要】
1.一种可配置的通用卷积神经网络加速器,其特征在于,包括:状态控制器,从外部存储器读取网络参数,根据网络参数配置包含数据重用模式和阵列尺寸以及子缓存区个数的加速器参数,根据数据重用模式切换加速器工作状态,包含多个子缓存区的特征图缓存区,根据状态控制器配置的子缓存区个数按行缓存从外部存储器读取的特征图数据,寄存器栈,缓存PE阵列一次计算所需的特征图数据,包含多个子缓存区的权重缓存区,根据状态控制器配置的子缓存区个数按滤波器顺序缓存从外部存储器读取的权重数据,PE阵列,每行PE单元从寄存器栈读取特征图数据,每列PE单元读取同一权重子缓存区中缓存的权重数据,对特征图数据和权重数据进行卷积计算,及,包含多个子缓存区的输出缓存区,缓存各行PE单元输出的不同特征图的行数据。2.根据权利要求1所述一种可配置的通用卷积神经网络加速器,其特征在于,状态控制器根据从外部存储器读取的网络参数包含卷积层尺寸,根据卷积层尺寸配置访存次数最少的数据重用模式,所述数据重用模式包括:输入数据重用模式、权重数据重用模式、输出数据重用模式。3.根据权利要求1所述一种可配置的通用卷积神经网络加速器,其特征在于,所述加速器还包括:BN参数存储区,在状态控制器从外部存储器读取的网络参数包含功能模块配置信息时缓存从外部存储器读取的BN参数,Bias参数存储器,在状态控制器从外部存储器读取的网络参数包含功能模块配置信息时缓...

【专利技术属性】
技术研发人员:陆生礼庞伟舒程昊刘昊范雪梅苏晶晶
申请(专利权)人:东南大学
类型:发明
国别省市:江苏,32

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