一种CPU单Data线与双DDR内存连接结构及控制Data线的分支线等长的方法技术

本发明专利技术提出一种CPU单Data线与双DDR内存连接结构，所述CPU单Data线与双DDR内存连接结构包括：第一内存模块、第二内存模块、中央处理器模块和Data线；所述Data线一端与所述中央处理器模块电连接，所述Data线的另一端设有与所述Data线电连接的第一分支线和第二分支线，所述第一分支线远离所述Data线的一端与所述第一内存模块电连接，所述第二分支线远离所述Data线的一端与所述第二内存模块电连接；本发明专利技术提出的CPU单Data线与双DDR内存连接结构的第二分支线与第一分支线的长度相等或者长度差在1mm内，从而使信号初始延迟大大降低以此来提高DDR内存的频率。

【技术实现步骤摘要】
一种CPU单Data线与双DDR内存连接结构及控制Data线的分支线等长的方法
本专利技术涉及半导体领域，尤其涉及一种CPU单Data线与双DDR内存连接结构及控制Data线的分支线等长的方法。
技术介绍
在智能电视、机顶盒、智能音箱等电子产品中，DDR内存频率是系统能否跑高性能的核心原因，对于DDR内存的设计，DDR内存能跑的频率越高，系统性能会越好；请参考图1，在常规的SOC/CPU与DDR内存的连接结构设计中，SOC/CPU和DDR通信，都是1个SOC/CPU的DDRData脚连接1个DDR内存的Data脚，当SOC/CPU需要连接4颗DDR内存(16bit)时，SOC/CPU需要64个单独的Data脚分别与4颗DDR内存(16bit)的Data脚进行连接；请参考图2，但是随着市场的竞争越来越残酷，降低系统和芯片的成本是提高产品竞争力的核心；目前已经有SOC/CPU将64bitData带宽降低为32bitData带宽来支持4颗16bit的DDR内存；或者将已有的32bitData带宽降低为16bitData带宽来支持2颗16bit的DDR内存；但是这样就必然需要采用SOC/CPU的1个Data脚连接2颗DDR内存的相同脚，以CPU(16bit)来支持两颗16bit的DDR内存为例：对于CPU的DDRData脚来说，就存在以下连接方式：CPUData[0]<----->DDR1Data[0]和DDR2Data[0]CPUData[1]<----->DDR1Data[1]和DDR2Data[1]...CPUData[14]<----->DDR1Data[14]和DDR2Data[14]CPUData[15]<----->DDR1Data[15]和DDR2Data[15]在以上的设计中，很难将DDR内存的频率跑高，业界基本上跑在800MHz频率以内，造成DDR内存的频率跑不高的主要原因是分支长度差带来的信号初始延迟很高，如图3所示：第一分支线的长度为：A(假设是20mm)第二分支线的长度为：B(假设是35mm)分支长度差是：B-A＝35mm-20mm＝15mm光速是：299792458m/s分支长度差带来的信号初始延迟：长度差/光速＝(15mm)/(299792458m/s)＝50ps(皮秒)；对于高速的DDR内存信号传输，由于第一分支线和第二分支线的长度差为15mm，导致CPUData[0]到两个不同的DDR时，有效的余量直接损失了50ps，进而导致DDR内存的频率不能跑高。
技术实现思路
为了解决上述问题，本专利技术提出一种CPU单Data线与双DDR内存连接结构及控制Data线的分支线等长的方法。本专利技术通过以下技术方案实现的：本专利技术提出一种CPU单Data线与双DDR内存连接结构，所述CPU单Data线与双DDR内存连接结构包括：第一内存模块、第二内存模块、中央处理器模块和Data线；所述Data线一端与所述中央处理器模块电连接，所述Data线的另一端设有与所述Data线电连接的第一分支线和第二分支线，所述第一分支线远离所述Data线的一端与所述第一内存模块电连接，所述第二分支线远离所述Data线的一端与所述第二内存模块电连接。进一步的，所述第一分支线和所述第二分支线的长度相等或者长度差在1mm以内。进一步的，所述第一内存模块和所述第二内存模块均为DDR内存。进一步的，所述中央处理器模块为CPU或SOC。一种控制Data线的分支线等长的方法，所述控制Data线的分支线等长的方法包括以下步骤：S1：长度测量：分别测量Data线远离中央处理器模块的一端到第一内存模块和第二内存模块的长度；S2：长度比对：比对Data线远离中央处理器模块的一端到第一内存模块的长度和Data线远离中央处理器模块的一端到第二内存模块的长度，长度最长的为第一分支线；S3：弯折处理：将第二分支线多处进行弯折处理，使第二分支线与第一分支线的长度相等或者长度差在1mm内。本专利技术的有益效果：1.本专利技术提出的CPU单Data线与双DDR内存连接结构的第二分支线与第一分支线的长度相等或者长度差在1mm内，从而使信号初始延迟大大降低以此来提高DDR内存的频率。2.本专利技术提出的控制Data线的分支线等长的方法，过程简易，操作简单，能够适用在各种产品的PCB板上。附图说明图1为常规的SOC/CPU与DDR内存的连接结构的示意图；图2为SOC/CPU的1个Data脚连接2颗DDR内存的连接结构的示意图；图3为信号初始延迟的计算原理示意图；图4为本专利技术的CPU单Data线与双DDR内存连接结构的示意图。具体实施方式为了更加清楚、完整的说明本专利技术的技术方案，下面结合附图对本专利技术作进一步说明。请参考图4，本专利技术提出一种CPU单Data线40与双DDR内存连接结构，所述CPU单Data线40与双DDR内存连接结构包括：第一内存模块10、第二内存模块20、中央处理器模块30和Data线40；所述Data线40一端与所述中央处理器模块30电连接，所述Data线40的另一端设有与所述Data线40电连接的第一分支线41和第二分支线42，所述第一分支线41远离所述Data线40的一端与所述第一内存模块10电连接，所述第二分支线42远离所述Data线40的一端与所述第二内存模块20电连接；所述第一分支线41和所述第二分支线42的长度相等或者长度差在1mm以内。在本实施方式中，通过降低所述第一分支线41和所述第二分支线42的长度差能够消除信号初始延迟的影响来提升DDR内存的频率；当所述第一分支线41和所述第二分支线42的长度差为1mm时，分支长度差带来的信号初始延迟为：长度差/光速＝(1mm)/(299792458m/s)＝3.33564ps，相对于原始的15mm长度差，采用1mm分支长度差设计，能将有效余量挽回46.66436ps，从而使所述第一内存模块10和所述第二内存模块20的频率大大提高，所述第一内存模块10和所述第二内存模块20的频率能够跑到1200MHz；当所述第一分支线41和所述第二分支线42的长度相等时，T拓扑完全对称，所述第一分支线41和所述第二分支线42的接收端的反射波形会有重叠，并且大小相等，方向相反，则信号初始延迟的影响能够完全消除；将所述第一分支线41和所述第二分支线42长度短的一根进行弯折处理，从而使所述第一分支线41和所述第二分支线42的长度差控制在1mm以内。进一步的，所述第一内存模块10和所述第二内存模块20均为DDR内存。在本实施方式中，所述第一内存模块10和所述第二内存模块20均为DDR内存，DDR内存的全称为DDRSDRAM(DoubleDataRateSDRAM，双倍速率SDRAM)。进一步的，所述中央处理器模块30为CPU或SOC。在本实施方式中，CPU的全称为：中央处理器(CentralProcessingUnit)；SOC的全称为：芯片级系统(SystemonChip)。一种控制Data线40的分支线等长的方法，所述控制Data线40的分支线等长的方法包括以下步骤：S1：长度测量：分别测量Data线40远离中央处理器模块30的一端到第一内存模块10和第二内存模块20的本文档来自技高网...

【技术保护点】
1.一种CPU单Data线与双DDR内存连接结构，其特征在于，所述CPU单Data线与双DDR内存连接结构包括：第一内存模块、第二内存模块、中央处理器模块和Data线；所述Data线一端与所述中央处理器模块电连接，所述Data线的另一端设有与所述Data线电连接的第一分支线和第二分支线，所述第一分支线远离所述Data线的一端与所述第一内存模块电连接，所述第二分支线远离所述Data线的一端与所述第二内存模块电连接；所述第一分支线和所述第二分支线的长度相等或者长度差在1mm以内。

【技术特征摘要】
1.一种CPU单Data线与双DDR内存连接结构，其特征在于，所述CPU单Data线与双DDR内存连接结构包括：第一内存模块、第二内存模块、中央处理器模块和Data线；所述Data线一端与所述中央处理器模块电连接，所述Data线的另一端设有与所述Data线电连接的第一分支线和第二分支线，所述第一分支线远离所述Data线的一端与所述第一内存模块电连接，所述第二分支线远离所述Data线的一端与所述第二内存模块电连接；所述第一分支线和所述第二分支线的长度相等或者长度差在1mm以内。2.根据权利要求1所述的CPU单Data线与双DDR内存连接结构，其特征在于，所述第一内存模块和所述第二内存...

【专利技术属性】
技术研发人员：尹秋峰，韩小江，张坤，
申请(专利权)人：晶晨半导体深圳有限公司，
类型：发明
国别省市：广东,44