一种系统硬件时间和BMC硬件时间的同步系统和方法技术方案

本发明专利技术公开了一种系统硬件时间和BMC硬件时间的同步系统，包括CPU、BMC、切换控制模块、系统时钟和BMC时钟；所述CPU和BMC分别通过切换控制模块连接系统时钟，切换控制模块切换CPU或BMC连通系统时钟，获取系统硬件时间；所述BMC自身挂载BMC时钟，用于写入获取的系统硬件时间，实现BMC硬件时间与系统硬件时间同步。还公开了一种系统硬件时间和BMC硬件时间的同步方法，解决了BMC硬件时间和系统硬件时间无法同步的问题。通过切换控制模块实现了BMC和CPU与系统时钟的连接切换，决定谁来读取系统的硬件时间；为防止系统开机状态BMC读取系统硬件时间对系统的影响，设置BMC检测系统开机状态，保证CPU在开机状态时一直正常获取系统硬件时间而不受BMC影响。

A synchronization system and method of system hardware time and BMC hardware time

【技术实现步骤摘要】
一种系统硬件时间和BMC硬件时间的同步系统和方法
本专利技术涉及服务器设计领域，具体涉及一种系统硬件时间和BMC硬件时间的同步系统和方法。
技术介绍
CPU(CentralProcessingUnit，中央处理器)处理器广泛应用于存储、互联网等各个行业。对于ARM平台的CPU和服务器，CPU和BMC(BaseboardManagementController，基板管理控制器)分别有独立的RTC(Real-TimeClock，实时时钟)，它们之间无法进行时间的校准和统一，会产生系统硬件时间和BMC时间不同步的问题。如果CPU和BMC的时间存在误差，会导致系统产生并存储的日志时间不准确，使用户在分析故障时因为时间不准确而导致判断失误。
技术实现思路
为了解决上述技术问题，本专利技术提供了一种系统硬件时间和BMC硬件时间的同步系统和方法，解决了BMC硬件时间和系统硬件时间无法同步的问题。为实现上述目的，本专利技术采用以下技术方案：一种系统硬件时间和BMC硬件时间的同步系统，其特征是，包括CPU、BMC、切换控制模块、系统时钟和BMC时钟；所述CPU和BMC分别通过切换控制模块连接系统时钟，切换控制模块切换CPU或BMC连通系统时钟，获取系统硬件时间；所述BMC自身挂载BMC时钟，用于写入获取的系统硬件时间，实现BMC硬件时间与系统硬件时间同步。进一步地，所述BMC向切换控制模块发送BMC_GPIO信号，BMC_GPIO通过下拉电阻R1接地，用于选择CPU或BMC与系统时钟连通。进一步地，所述切换控制模块包括CPLD，CPU通过CPU_I2C0连接CPLD，BMC通过BMC_I2C12连接CPLD，CPLD通过SYS_RTC_I2C连接系统时钟；CPLD还向BMC发出SYS_PWROK信号，用于控制BMC_GPIO电平。进一步地，所述CPLD连接CPU和系统时钟的接口设置不同电压，实现CPU和系统时钟的电平转换。进一步地，所述切换控制模块通过选通芯片实现CPU和BMC的切换。进一步地，所述选通芯片为PCA9541，CPU通过第一PCA9617连接PCA9541，第一PCA9617实现电平转换；BMC通过第二PCA9617连接PCA9541；PCA9541连接系统时钟SYS_RTCDS3232；BMC内还设有ADC电压检测模块，检测系统开机状态，控制BMC_GPIO电平。本专利技术还提供了一种系统硬件时间和BMC硬件时间的同步方法，利用上述系统，其特征是，整机系统插入电源和电源线时，BMC检测到SYS_PWROK为低，BMC将发给CPLD的BMC_GPIO拉高；CPLD收到BMC_GPIO变高后，将SYS_RTC_I2C切换到BMC_I2C12，BMC获取系统硬件时间；BMC将获取到的系统硬件时间写入BMC时钟，BMC硬件时间和系统硬件时间同步；当按下开机键系统开机后，BMC检测到CPLD发出的SYS_PWROK变为高电平，将BMC_GPIO释放，不可再拉高；CPLD检测到BMC_GPIO变低后，将SYS_RTC_I2C切换到CPU_I2C0，CPU读取系统硬件时间。本专利技术还提供了一种系统硬件时间和BMC硬件时间的同步方法，利用上述系统，其特征是，整机系统插入电源和电源线时，BMC的ADC电压检测模块检测到系统电压为0，系统未开机，BMC将发给第二PCA9617ENpin的BMC_GPIO信号拉高，BMC通过PCA9541获取系统硬件时间；BMC将获取到的系统硬件时间写入BMC时钟，BMC硬件时间和系统硬件时间同步；当按下开机键系统开机后，BMC的ADC电压检测模块检测到系统电压为12V，将BMC_GPIO释放，不可再拉高；CPU通过第一PCA9617完成电平转换，通过PCA9541获取系统硬件时间。本专利技术的有益效果是：本专利技术的系统硬件时间和BMC硬件时间的同步系统通过切换控制模块实现了BMC和CPU与系统时钟的连接切换，决定谁来读取系统的硬件时间；为防止系统开机状态BMC读取系统硬件时间对系统的影响，设置BMC检测系统开机状态，保证CPU在开机状态时一直正常获取系统硬件时间而不受BMC影响，同时BMC又可与系统硬件时间调整校准；该系统还具有电平转换的功能。附图说明图1是本专利技术系统硬件时间和BMC硬件时间的同步系统的结构示意图；图2是本专利技术系统硬件时间和BMC硬件时间的同步系统实施例一的结构示意图；图3是本专利技术系统硬件时间和BMC硬件时间的同步系统实施例二的结构示意图。具体实施方式为能清楚说明本方案的技术特点，下面通过具体实施方式，并结合其附图，对本专利技术进行详细阐述。下文的公开提供了许多不同的实施例或例子用来实现本专利技术的不同结构。为了简化本专利技术的公开，下文中对特定例子的部件和设置进行描述。此外，本专利技术可以在不同例子中重复参考数字和/或字母。这种重复是为了简化和清楚的目的，其本身不指示所讨论各种实施例和/或设置之间的关系。应当注意，在附图中所图示的部件不一定按比例绘制。本专利技术省略了对公知组件和处理技术及工艺的描述以避免不必要地限制本专利技术。如图1所示，本专利技术的系统硬件时间和BMC硬件时间的同步系统包括CPU、BMC、切换控制模块、系统时钟和BMC时钟；所述CPU和BMC分别通过切换控制模块连接系统时钟，切换控制模块切换CPU或BMC连通系统时钟，获取系统硬件时间；所述BMC自身挂载BMC时钟，用于写入获取的系统硬件时间，实现BMC硬件时间与系统硬件时间同步。所述BMC向切换控制模块发送BMC_GPIO信号，BMC_GPIO通过下拉电阻R1接地，用于选择CPU或BMC与系统时钟连通。为了进一步说明本方案的技术特点，通过以下两个实施例进行详细阐述。如图2所示，本专利技术的实施例一将飞腾2000+CPU的CPU_I2C0和BMC的BMC_I2C12分别接到主板上的CPLD，经过CPLD的控制逻辑然后输出一组SYS_RTC_I2C接到外部的系统时钟芯片SYS_RTCDS3232上，CPLD相当于一个开关切换作用。CPU_I2C0输出电平是1.8V，而SYS_RTCDS3232接口电平是3.3V，因此，此处CPLD需要实现电平转换功能。本实施例所采用的的CPLD型号是LCMXO2-2000HC-4FTG256I，它的接口可以分为5个Bank，每个Bank有一个VCCIO输入电压pin，这里设置Bank3为1.8VBank(即Bank3的VCCIO接到1.8V电压上)，CPU出来的CPU_I2C0接到1.8VBank上；其他Bank设为3.3VBank(即其他Bank的VCCIO接到3.3V电压上)，SYS_RTCDS3232的I2C接口接到3.3VBank上，如此可以实现1.8V到3.3V之间的电平转换。当BMC想获取系统时间时，CPLD将SYS_RTC_I2C切换到BMC_I2C12即可。CPLD对CPU和BMC的切换通过BMC的GPIO确认。此处将BMC的一个GPIO作为选择pin接到CPLD，并且加一个下拉电阻R1到GND，即默认BMC_GPIO为低，此时CPLD将SYS_RTC_I2C切换到CPU_I2C0。当BMC要读取SYS_RTC时，只需要将BMC_GPIO拉高，这时CPLD检测到BMC_GPIO为高电平，就会将SYS_本文档来自技高网...

【技术保护点】
1.一种系统硬件时间和BMC硬件时间的同步系统，其特征是，包括CPU、BMC、切换控制模块、系统时钟和BMC时钟；所述CPU和BMC分别通过切换控制模块连接系统时钟，切换控制模块切换CPU或BMC连通系统时钟，获取系统硬件时间；所述BMC自身挂载BMC时钟，用于写入获取的系统硬件时间，实现BMC硬件时间与系统硬件时间同步。

【技术特征摘要】
1.一种系统硬件时间和BMC硬件时间的同步系统，其特征是，包括CPU、BMC、切换控制模块、系统时钟和BMC时钟；所述CPU和BMC分别通过切换控制模块连接系统时钟，切换控制模块切换CPU或BMC连通系统时钟，获取系统硬件时间；所述BMC自身挂载BMC时钟，用于写入获取的系统硬件时间，实现BMC硬件时间与系统硬件时间同步。2.根据权利要求1所述的系统硬件时间和BMC硬件时间的同步系统，其特征是，所述BMC向切换控制模块发送BMC_GPIO信号，BMC_GPIO通过下拉电阻R1接地，用于选择CPU或BMC与系统时钟连通。3.根据权利要求2所述的系统硬件时间和BMC硬件时间的同步系统，其特征是，所述切换控制模块包括CPLD，CPU通过CPU_I2C0连接CPLD，BMC通过BMC_I2C12连接CPLD，CPLD通过SYS_RTC_I2C连接系统时钟；CPLD还向BMC发出SYS_PWROK信号，用于控制BMC_GPIO电平。4.根据权利要求3所述的系统硬件时间和BMC硬件时间的同步系统，其特征是，所述CPLD连接CPU和系统时钟的接口设置不同电压，实现CPU和系统时钟的电平转换。5.根据权利要求2所述的系统硬件时间和BMC硬件时间的同步系统，其特征是，所述切换控制模块通过选通芯片实现CPU和BMC的切换。6.根据权利要求5所述的系统硬件时间和BMC硬件时间的同步系统，其特征是，所述选通芯片为PCA9541，CPU通过第一PCA9617连接PCA9541，第一PCA9617实现电平转换；BMC通过第二...

【专利技术属性】
技术研发人员：王世鹏，
申请(专利权)人：苏州浪潮智能科技有限公司，
类型：发明
国别省市：江苏,32