一种对应细小芯片封装的RFID inlay设计方法，属于RFID标签技术领域，方法科学合理，对边长0.2mm～0.36mm这个尺寸范围的小芯片仍可使用现有Bonding机(制程能力+/‑50um，3 Sigma)进行芯片与天线电极接点封装时仍保有高良率及高性能。突破了现行最小芯片必须大于0.4mm×0.36mm的限制，最小能对应到0.27×0.23mm或0.28×0.21mm的芯片，仍能找到适合的设计参数，使其Cp值仍能维持＞1.33，面积仅为现有最小芯片的41%。本发明专利技术的设计方式比既有的技术可获得较高的Cp值，有较高的制程裕度，由于芯片占RFID Label材料成本的70%，而芯片面积大小是芯片成本的主要因素，故芯片缩小可使整个RFID Label或Tag成本明显降低，可获得更强的利润空间。
【技术实现步骤摘要】
一种对应细小芯片封装的RFIDinlay设计方法
本专利技术属于RFID标签
，涉及一种RFIDinlay的产品设计方法，特别是涉及一种对应细小芯片封装的RFIDinlay设计方法。
技术介绍
现有的RFIDinlay主要是使用覆晶封装，现行RFID覆晶封装设备的速度虽然佷高，但制程能力在芯片与天线端子的对准能力只有±50μm，而现行蚀刻天线的线距制程能力最小也只有140μm左右。市场大量需求需要缩小芯片尺寸来降低成本又同时要提升灵敏度，却因设备能力限制了芯片尺寸缩小的空间，同时也限制了降低成本扩大市场的空间。如图1所示，第一种现有技术，芯片尺寸较大，边长约在0.5mm～1.2mm，芯片电极是小尺寸的4个凸起，大小约60×60um～100×100um，所以凸起间隙相对较大，配上较大的天线，间隙为0.16～0.2mm。芯片电极与天线电极在封装后的匹配如图2所示，这样的设计在大量生产时由制程能力±50um的主流键合机来封装，虽然芯片与天线接合面积较小，芯片与天线间接口电阻值较大而电阻值的一致性也较差，但对早期RFID标签灵敏度要求水平只在-10dB～-14dB，这样的接合面积及电阻的水平也算足够了。近年来为了降成本，芯片尺寸已降至边长0.4mm～0.5mm左右，而RFID标签灵敏度则已要求精进到-15dB～-19dB的水平，之前的较大芯片尺寸配合较小的电极凸块，不仅成本高，芯片与天线间接口因接触面积不足而使得电阻偏高且一致性不佳，所以灵敏度一致性不好且达不到-15～-19dB的水平，而成本也跟不上要求。由于近年来的趋势出现了第二中现有技术，RFID标签灵敏度则精进到-15dB～-19dB的水平，同时为了降低芯片成本，芯片尺寸缩小芯片至边长0.4～0.5mm左右，同时也增大芯片电极(Bump或PAD)面积，如图3和图4所示，原四个接点缩并成二个，也把Bump(或PAD)gap大幅缩小，配合0.14～0.18mm的天线电极gap，可提供更大的电极接触面积，获得更小的电阻，及更一致的电阻值，如此才能支持芯片键合上天线后仍维持到-15～-18dB左右的Dryinlay灵敏度。所以第二种现有大量生产的设计组合是小的bumpgap(或bondingpadgap)约70～110um配合大的天线引脚间隙0.14～0.16mm。这样的设计用在边长0.4～0.6mm的芯片，接触面积足以支持-18dB的RFIDlabel灵敏度，而配合制程能力±50um的主流键合机来封装，因对准偏差造成的相邻电极错位短路(short)风险仍是安全的。但若再进一步缩小芯片，使用边长0.2mm～0.36mm的小芯片时，这样的设计就很难同时避免错位短路(Short)问题及上下接点面积不足问题。如图5所示，前者芯片两个接点被同一片天线电极短路，后者接触面积不足，以致有接点接口电阻太高，致产品的性能不足的问题。
技术实现思路
本专利技术的目的是针对上述现有技术中存在的不足，提出一种对应细小芯片封装的RFIDinlay设计方法，通过使用制程能力±50um的主流键合机来封装边长0.22～0.36mm的芯片仍能得到高良率及高性能的RFID标签，突破现行最小芯片必须大于0.4mm×0.36mm的限制，最小能对应到0.28×0.21mm的芯片，芯片缩小可使整个RFID标签成本明显降低，可获得更强的利润空间。本专利技术的技术方案是：一种对应细小芯片封装的RFIDinlay设计方法，其特征在于：所述方法如下：(1)在较小尺寸的芯片上选择使用两个较大面积的长条形Bump或bondingPAD电极接点，bondingPAD的长边大于对应芯片边长的80%，w1＞0.8w2；(2)为了避免发生错位短路，芯片与天线bonding后，相对电极须对准，控制其偏差，不能与相邻电极短路，极限条件是bonding偏差后，芯片bump与天线侧的相邻电极间仍留有大于0.005mm的gap，不发生短路的限制条件为：S/2≥d-P/2+0.005，所以d≤(S+P)/2-0.005；式中，S为芯片电极gap，即bondingPADgap；d为芯片对天线bonding对准误差；P为天线电极gap；(3)为了降低接口电阻，达到RFID标签≤-16dB灵敏度水平，以ACP导电胶覆晶bonding的芯片电极与天线电极叠合面积需≥0.01mm2，最小叠合面积限制条件为：W(L/2-d-P/2)≥0.01，所以d≤(L-P)/2-0.01/W；式中，W为芯片宽度；L为芯片长度；d为芯片对天线bonding对准误差；P为天线电极gap；(4)RFID主流覆晶封装机的制程能力为对准偏差≤±0.05mm@±3σ，需要在芯片小型化之后仍可在这样的设备上封装，方能达到原来缩小芯片降低材料成本仍能大量生产并的目的，在不良率要求100DPPM以下时，制程精密度Ｃp值应设为1.33，故必须符合条件：Ｃp=d/0.05≥1.33且Cp值愈大愈佳，代表良率愈高，而制程偏差d的容许裕度愈大，所以d值应同时满足d≤(S+P)/2-0.005、d≤(L-P)/2-0.01/W两式的最小值，得到Cp=Min[(S+P)/2-0.005、(L-P)/2-0.01/W]/0.05；(5)比较Cp≤(S+P)/2-0.005与Cp≤(L-P)/2-0.01/W，因都是线性限制式，所以当(S+P)/2-0.005=(L-P)/2-0.01/W可得最大的Cp；两个芯片bondingPAD的gap放大，而天线电极的gap则反向缩小，使其尺寸比是0.5＜天线电极gap/芯片电极gap＜1.2；(6)使用干式蚀刻技术切割天线电极gap，使天线电极gap其P值尺寸介于0.048mm～0.1mm。本专利技术的有益效果为：本专利技术提出的一种对应细小芯片封装的RFIDinlay设计方法，方法科学合理，对边长0.2mm～0.36mm这个尺寸范围的小芯片仍可使用现有Bonding机(制程能力+/-50um，3Sigma)进行芯片与天线电极接点封装时仍保有高良率及高性能。突破了现行最小芯片必须大于0.4mm×0.36mm的限制，最小能对应到0.27×0.23mm或0.28×0.21mm的芯片，仍能找到适合的设计参数，使其Cp值仍能维持＞1.33，面积仅为现有最小芯片的41%。本专利技术的设计方式比既有的技术可获得较高的Cp值，有较高的制程裕度，由于芯片占RFIDLabel材料成本的70%，而芯片面积大小是芯片成本的主要因素，故芯片缩小可使整个RFIDLabel或Tag成本明显降低，可获得更强的利润空间。附图说明图1为第一种现有技术中芯片电极接点面积、芯片电极间隙、天线电极间隙示意图。图2为第一种既有技术中芯片电极与天线电极在封装后的匹配示意图。图3为第二种现有技术中芯片电极接点面积、芯片电极间隙、天线电极间隙示意图。图4为第二种现有技术中芯片电极与天线电极在封装后的匹配示意图。图5为现有技术中芯片与天线对准偏差、错位短路、上下接点叠合面积问题示意图。图6为本专利技术中bondingPAD的长边大于对应芯片边长的80%示意图。图7为本专利技术中天线Bonding电极gap示意图。图8为本专利技术中0.5＜天线电极gap/芯片电极gap＜1.2的示意图。图9为本专利技术实施例1的Cp分布图本文档来自技高网...
【技术保护点】
1.一种对应细小芯片封装的RFID inlay设计方法，其特征在于：所述方法如下：(1)在较小尺寸的芯片上选择使用两个较大面积的长条形Bump或bonding PAD电极接点，bonding PAD的长边大于对应芯片边长的80%，w1＞0.8w2；(2)为了避免发生错位短路，芯片与天线bonding后，相对电极须对准，控制其偏差，不能与相邻电极短路，极限条件是bonding偏差后，芯片bump与天线侧的相邻电极间仍留有大于0.005mm的gap，不发生短路的限制条件为：S/2≥ d‑P/2 +0.005，所以 d≤(S+P)/2‑0.005；式中，S为芯片电极gap，即bonding PAD gap；d为芯片对天线bonding对准误差；P为天线电极gap；(3)为了降低接口电阻，达到RFID 标签≤‑16dB灵敏度水平，以ACP导电胶覆晶bonding的芯片电极与天线电极叠合面积需≥0.01mm2，最小叠合面积限制条件为：W(L/2‑d‑P/2)≥0.01，所以d≤(L‑P)/2‑0.01/W；式中，W为芯片宽度；L为芯片长度；d为芯片对天线bonding对准误差；P为天线电极gap；(4)RFID主流覆晶封装机的制程能力为对准偏差≤±0.05 mm @±3σ，需要在芯片小型化之后仍可在这样的设备上封装，方能达到原来缩小芯片降低材料成本仍能大量生产并的目的，在不良率要求 100 DPPM以下时，制程精密度Ｃp值应设为1.33，故必须符合条件：Ｃp= d/0.05≥1.33且Cp值愈大愈佳，代表良率愈高，而制程偏差d的容许裕度愈大，所以d 值应同时满足d≤(S+P)/2‑0.005、d≤(L‑P)/2‑0.01/W两式的最小值，得到Cp=Min[(S+P)/2‑0.005、(L‑P)/2‑0.01/W]/0.05；(5)比较Cp≤(S+P)/2‑0.005与Cp≤(L‑P)/2‑0.01/W ，因都是线性限制式，所以当(S+P)/2‑0.005 =(L‑P)/2‑0.01/W可得最大的Cp；两个芯片bonding PAD的gap放大，而天线电极的gap则反向缩小，使其尺寸比是0.5＜天线电极gap/芯片电极gap ＜1.2；(6)使用干式蚀刻技术切割天线电极gap，使天线电极gap其P值尺寸介于0.048 mm～0.1 mm。...
【技术特征摘要】
1.一种对应细小芯片封装的RFIDinlay设计方法，其特征在于：所述方法如下：(1)在较小尺寸的芯片上选择使用两个较大面积的长条形Bump或bondingPAD电极接点，bondingPAD的长边大于对应芯片边长的80%，w1＞0.8w2；(2)为了避免发生错位短路，芯片与天线bonding后，相对电极须对准，控制其偏差，不能与相邻电极短路，极限条件是bonding偏差后，芯片bump与天线侧的相邻电极间仍留有大于0.005mm的gap，不发生短路的限制条件为：S/2≥d-P/2+0.005，所以d≤(S+P)/2-0.005；式中，S为芯片电极gap，即bondingPADgap；d为芯片对天线bonding对准误差；P为天线电极gap；(3)为了降低接口电阻，达到RFID标签≤-16dB灵敏度水平，以ACP导电胶覆晶bonding的芯片电极与天线电极叠合面积需≥0.01mm2，最小叠合面积限制条件为：W(L/2-d-P/2)≥0.01，所以d≤(L-P)/2-0.01/W；式中，W为芯片宽度；L为芯片长度；d为芯片对天线bonding对准...
【专利技术属性】
技术研发人员：李宗庭，
申请(专利权)人：永道射频技术股份有限公司，
类型：发明
国别省市：江苏,32
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