用于处理高效多播操作的装置和方法制造方法及图纸

一种用于处理高效多播操作的装置和方法。例如，一种处理器的一个实施例，包括：多个核，用于执行指令；共享电路区域，用于由多个核共享；第一高速缓存管理电路，与共享电路区域相关联，用于接收来自核的延迟预取消息，每个延迟预取消息包括可用于标识高速缓存行的地址或其部分；以及延迟预取管理器，包括多个条目，每个条目与延迟预取消息中的至少一个相关联，延迟预取管理器用于根据接收到每个新的延迟预取消息而更新条目中的一个或多个或生成新的条目，其中在接收到第一高速缓存行由第一核修改的通知时，延迟预取管理器用于将延迟预取响应消息传送至在与第一高速缓存行相关联的第一条目中标识的一个或多个核。

Devices and methods for handling efficient multicast operations

【技术实现步骤摘要】
用于处理高效多播操作的装置和方法
技术介绍

本专利技术的实施例总体上涉及计算机处理器的领域。更具体地，实施例涉及用于对位紧缩数据解码和去串行化的装置和方法。相关技术描述指令集或指令集架构(ISA)是计算机架构中涉及编程的部分，包括原生数据类型、指令、寄存器架构、寻址模式、存储器架构、中断和异常处置、以及外部输入和输出(I/O)。应当注意，术语“指令”在本文中一般是指宏指令——即，提供给处理器以供执行的指令——而不是微指令或微操作——即，该微指令或微操作是处理器的解码器解码宏指令的结果。微指令或微操作可以被配置成用于指示处理器上的执行单元执行操作以实现与宏指令相关联的逻辑。ISA与微架构不同，微架构是用于实现指令集的处理器设计技术的集合。具有不同微架构的处理器可共享共同的指令集。例如，奔腾4(Pentium4)处理器、酷睿TM(CoreTM)处理器、以及来自加利福尼亚州桑尼威尔(Sunnyvale)的超微半导体有限公司(AdvancedMicroDevices,Inc.)的多个处理器实现几乎相同版本的x86指令集(具有已随更新的版本加入的一些扩展)，但具有不同的内部设计。例如，ISA的相同寄存器架构在不同的微架构中可使用公知的技术以不同方法来实现，包括专用物理寄存器、使用寄存器重命名机制(例如，使用寄存器别名表(RAT)、重排序缓冲器(ROB)和引退寄存器堆)的一个或多个动态分配的物理寄存器。除非另外指定，否则短语“寄存器架构”、“寄存器堆”和“寄存器”在本文中用于指代对软件/编程者以及对指令指定寄存器的方式可见的寄存器架构、寄存器堆和寄存器。在需要区分的情况下，形容词“逻辑的”、“架构的”，或“软件可见的”将用于指示寄存器架构中的寄存器/寄存器堆，而不同的形容词将用于规定给定微架构中的寄存器(例如，物理寄存器、重排序缓冲器、引退寄存器、寄存器池)。附图说明结合以下附图，从以下具体描述可获得对本专利技术更好的理解，其中：图1A和1B是图示根据本专利技术的实施例的通用向量友好指令格式及其指令模板的框图；图2A-C是图示根据本专利技术的实施例的示例性VEX指令格式的框图；图3是根据本专利技术的一个实施例的寄存器架构的框图；以及图4A是图示根据本专利技术的实施例的示例性有序取出、解码、引退流水线以及示例性寄存器重命名的乱序发布/执行流水线两者的框图；图4B是图示根据本专利技术的实施例的要包括在处理器中的有序取出、解码、引退核的示例性实施例和示例性寄存器重命名的乱序发布/执行架构核的框图；图5A是单个处理器核以及它与管芯上互连网络的连接的框图；图5B图示根据本专利技术的实施例的图5A中的处理器核的部分的展开图；图6是根据本专利技术的实施例的具有集成存储器控制器和图形器件的单核处理器和多核处理器的框图；图7图示根据本专利技术的一个实施例的系统的框图；图8图示根据本专利技术的实施例的第二系统的框图；图9图示根据本专利技术的实施例的第三系统的框图；图10图示根据本专利技术的实施例的芯片上系统(SoC)的框图；图11图示根据本专利技术的实施例的、对照使用软件指令转换器将源指令集中的二进制指令转换成目标指令集中的二进制指令的框图；图12图示可在其上实现本专利技术的实施例的处理器架构；图13图示早期页预测器(EPP)的一个实施例；图14图示根据本专利技术的一个实施例的方法；以及图15图示根据本专利技术的一个实施例的方法；以及图16图示根据本专利技术的另一实施例的方法。具体实施方式在下面的描述中，出于解释的目的，阐述了众多具体细节以便提供对下文所描述的本专利技术的实施例的透彻理解。然而，对本领域技术人员将显而易见的是，可在没有这些具体细节中的一些细节的情况下实施本专利技术的实施例。在其他实例中，公知的结构和设备以框图形式示出，以避免使本专利技术的实施例的基本原理变得模糊。示例性处理器架构、指令格式和数据类型指令集包括一个或多个指令格式。给定指令格式定义各种字段(位的数量、位的位置)以指定将要执行的操作(操作码)以及将对其执行该操作的操作数，等等。通过指令模板(或子格式)的定义来进一步分解一些指令格式。例如，可将给定指令格式的指令模板定义为具有该指令格式的字段(所包括的字段通常按照相同顺序，但是至少一些字段具有不同的位的位置，因为较少的字段被包括)的不同子集，和/或定义为具有以不同方式进行解释的给定字段。由此，ISA的每一条指令使用给定的指令格式(并且如果经定义，则按照该指令格式的指令模板中的给定的一个指令模板)来表达，并包括用于指定操作和操作数的字段。例如，示例性ADD(加法)指令具有特定的操作码和指令格式，该特定的指令格式包括用于指定该操作码的操作码字段和用于选择操作数(源1/目的地以及源2)的操作数字段；并且该ADD指令在指令流中出现将使得在操作数字段中具有选择特定操作数的特定的内容。本文中所描述的(多条)指令的实施例可被具体化为不同格式。另外，下文详细描述示例性系统、架构和流水线。(多条)指令的实施例可在此类系统、架构和流水线上执行，但是不限于详述的那些系统、架构和流水线。通用向量友好指令格式向量友好指令格式是适于向量指令(例如，存在专用于向量操作的特定字段)的指令格式。尽管描述了其中通过向量友好指令格式支持向量和标量操作两者的实施例，但是替代实施例仅使用通过向量友好指令格式的向量操作。图1A-图1B是图示根据本专利技术的实施例的通用向量友好指令格式及其指令模板的框图。图1A是图示根据本专利技术的实施例的通用向量友好指令格式及其A类指令模板的框图；而图1B是图示根据本专利技术的实施例的通用向量友好指令格式及其B类指令模板的框图。具体地，针对通用向量友好指令格式100定义A类和B类指令模板，这两者都包括无存储器访问105的指令模板和存储器访问120的指令模板。在向量友好指令格式的上下文中的术语“通用”是指不束缚于任何特定指令集的指令格式。尽管将描述其中向量友好指令格式支持以下情况的本专利技术的实施例：64字节向量操作数长度(或尺寸)与32位(4字节)或64位(8字节)数据元素宽度(或尺寸)(并且由此，64字节向量由16个双字尺寸的元素组成，或者替代地由8个四字尺寸的元素组成)；64字节向量操作数长度(或尺寸)与16位(2字节)或8位(1字节)数据元素宽度(或尺寸)；32字节向量操作数长度(或尺寸)与32位(4字节)、64位(8字节)、16位(2字节)或8位(1字节)数据元素宽度(或尺寸)；以及16字节向量操作数长度(或尺寸)与32位(4字节)、64位(8字节)、16位(2字节)、或8位(1字节)数据元素宽度(或尺寸)；但是替代实施例可支持更大、更小和/或不同的向量操作数尺寸(例如，256字节向量操作数)与更大、更小或不同的数据元素宽度(例如，128位(16字节)数据元素宽度)。图1A中的A类指令模板包括：1)在无存储器访问105的指令模板内，示出无存储器访问的完全舍入控制型操作110的指令模板、以及无存储器访问的数据变换型操作115的指令模板；以及2)在存储器访问120的指令模板内，示出存储器访问的时效性125的指令模板和存储器访问的非时效性130的指令模板。图1B中的B类指令模板包括：1)在无存储器访问105的指令模板内，示出无存储器访问的写掩码控制的部分舍入控制型操作112的指令模板以及无存储器本文档来自技高网...

【技术保护点】
1.一种处理器，包括：多个核，用于执行指令；共享电路区域，用于由所述多个核共享；第一高速缓存管理电路，与所述共享电路区域相关联，用于接收来自所述核的延迟预取消息，每个延迟预取消息包括可用于标识高速缓存行的地址或其部分；以及延迟预取管理器，包括多个条目，每个条目与所述延迟预取消息中的至少一个相关联，所述延迟预取管理器用于根据接收到每个新的延迟预取消息而更新所述条目中的一个或多个或生成新的条目，其中在接收到第一高速缓存行由第一核修改的通知时，所述延迟预取管理器用于将延迟预取响应消息传送至在与所述第一高速缓存行相关联的第一条目中标识的一个或多个核。

【技术特征摘要】
2018.03.30 US 15/941,9581.一种处理器，包括：多个核，用于执行指令；共享电路区域，用于由所述多个核共享；第一高速缓存管理电路，与所述共享电路区域相关联，用于接收来自所述核的延迟预取消息，每个延迟预取消息包括可用于标识高速缓存行的地址或其部分；以及延迟预取管理器，包括多个条目，每个条目与所述延迟预取消息中的至少一个相关联，所述延迟预取管理器用于根据接收到每个新的延迟预取消息而更新所述条目中的一个或多个或生成新的条目，其中在接收到第一高速缓存行由第一核修改的通知时，所述延迟预取管理器用于将延迟预取响应消息传送至在与所述第一高速缓存行相关联的第一条目中标识的一个或多个核。2.如权利要求1所述的处理器，其特征在于，所述延迟预取响应消息包括由所述第一核修改过的所述第一高速缓存行的副本。3.如权利要求1或2所述的处理器，其特征在于，所述第一高速缓存管理电路包括在所述共享电路区域内的与共享高速缓存相关联的高速缓存代理(CA)。4.如权利要求3所述的处理器，其特征在于，所述延迟预取管理器用于将无效发送至不具有对于所述第一高速缓存行的未完成的延迟预取的一个或多个核。5.如权利要求1或4所述的处理器，其特征在于，所述延迟预取管理器包括用于存储所述条目的表或缓冲器，并且其中每个条目包括用于标识高速缓存行的第一字段和用于标识一个或多个核的第二字段。6.如权利要求5所述的处理器，其特征在于，所述第二字段包括具有与每个核相关联的位的位向量，其中在接收到来自对应于第一位的第一核的标识所述第一高速缓存行的第一延迟预取请求消息时，所述第一位将被设置为第一值。7.如权利要求6所述的处理器，其特征在于，在接收到来自对应于第二位的第二核的标识所述第一高速缓存行的第二延迟预取请求消息时，所述第二位将被设置为第二值。8.如权利要求7所述的处理器，其特征在于，在接收到所述第一高速缓存行由第三核修改的第一通知时，所述延迟预取管理器用于响应地读取所述位向量以标识所述第一和第二核，并且用于将延迟预取响应消息传送至所述第一核和所述第二核。9.如权利要求8所述的处理器，其特征在于，每个条目包括...

【专利技术属性】
技术研发人员：C·J·休斯，D·鲍姆，
申请(专利权)人：英特尔公司，
类型：发明
国别省市：美国,US