QC-LDPC解码器及存储设备制造技术

本实用新型专利技术实施例提供了QC‑LDPC解码器及存储设备。该QC‑LDPC解码器包括：用于根据变量节点的变量信息，计算所述校验节点的校验信息的若干个校验节点处理电路；用于根据所述校验节点返回的校验信息，更新所述变量节点的变量信息的若干个变量节点处理电路；用于以预设的压缩因子，将循环移位矩阵分割为若干个子矩阵并且根据所述子矩阵，令所述循环移位矩阵中两行或以上的校验节点共用一个所述校验节点处理电路的矩阵分割电路；用于根据变量信息判断解码是否成功的校验电路。其将循环移位矩阵缩减为多个子矩阵，对于校验节点处理电路和变量节点处理电路的数量要求大大下降，从而可以在保持解码性能的同时，有效的降低QC‑LDPC解码器的成本。

QC-LDPC Decoder and Storage Device

【技术实现步骤摘要】
QC-LDPC解码器及存储设备
本技术涉及LDPC码
，特别是涉及一种QC-LDPC解码器及存储设备。
技术介绍
低密度奇偶校验(Low-densityparity-check，LDPC)码是一种前向纠错码。其采用迭代解码的方式，通过一个预先构造的稀疏校验矩阵进行编码。LDPC码虽然在性能上具有较大的优越性，但由于存在编译码实现方法的复杂度较高，难以在硬件电路上实现的缺陷而限制了其应用的范围。为了克服LDPC码在应用上的阻碍，MarcPCFossorier提出了一种准循环低密度奇偶校验(Quasi-CyclicLow-densityparity-check，QC-LDPC)码。其结合了结构性和随机性的特点，在具备LDPC码优越性能的同时很好的简化了编译码电路。虽然上述QC-LDPC码的提出简化了编译码电路。但是受限于实际应用的情景(如QC-LDPC码的长度较长)，QC-LDPC解码器仍然存在芯片占用面积大、存储量需求多，内部连线复杂以及功耗高等问题。如何取得解码器在译码效率和资源消耗之间的折衷，以较小的资源代价获得更好的解码器性能仍然是一个迫待解决的问题。
技术实现思路
本技术实施例主要解决的技术问题是提供一种高解码性能的低成本QC-LDPC解码器及存储设备。为解决上述技术问题，本技术实施例提供了一种QC-LDPC解码器。该QC-LDPC解码器包括：若干个校验节点处理电路，所述校验节点处理电路用于根据变量节点的变量信息，计算所述校验节点的校验信息；若干个变量节点处理电路，所述变量节点处理电路用于根据所述校验节点返回的校验信息，更新所述变量节点的变量信息；矩阵分割电路，所述矩阵分割电路用于以预设的压缩因子，将循环移位矩阵分割为若干个子矩阵并且根据所述子矩阵，令所述循环移位矩阵中两行或以上的校验节点共用一个所述校验节点处理电路；校验电路，所述校验电路用于在所述变量信息满足校验标准时，确定为解码信息；并且，在所述变量信息进行更新的次数超过预设阈值，仍不满足所述校验标准时，确定为解码失败。可选地，所述矩阵分割电路还用于：根据所述子矩阵，令所述循环移位矩阵中两列或以上的变量节点共用一个所述变量节点处理电路。可选地，所述校验节点处理电路与所述子矩阵的行数相匹配；所述变量节点处理电路的数量与所述子矩阵的列数相匹配。可选地，所述循环移位矩阵矩阵的第r行和第r+fz行对应的校验节点共用同一个校验节点处理电路；其中，fz为压缩因子，r为大于等于0的整数。可选地，所述矩阵分割电路包括：压缩单元，所述压缩单元用于根据所述压缩因子，将所述单位矩阵中第r行和第r+fz行压缩为一行，生成压缩矩阵；所述循环移位矩阵由单位矩阵以及单位矩阵的循环移位因子定义；循环移位因子计算单元，所述循环移位因子计算单元用于对所述单位矩阵的循环移位因子与所述压缩因子求余，获得所述压缩矩阵对应的第一循环移位因子。可选地，所述循环移位矩阵中第c列和第c+fz列对应的变量节点共用同一个变量节点处理电路，其中，fz为压缩因子，c为大于等于0的整数。可选地，所述矩阵分割电路包括：压缩单元，所述压缩单元用于根据所述压缩因子，将所述单位矩阵中第r行和第r+fz行压缩为一行，生成压缩矩阵；所述循环移位矩阵由单位矩阵以及单位矩阵的循环移位因子定义；循环移位因子计算单元，所述循环移位因子计算单元用于对所述单位矩阵的循环移位因子与所述压缩因子求余，获得所述压缩矩阵对应的第一循环移位因子；矩阵分割单元，所述矩阵分割单元用于根据所述压缩因子，将所述压缩矩阵分割为若干个子矩阵；所述子矩阵的尺寸为fzⅹfz。可选地，所述循环移位矩阵由单位矩阵和循环移位因子定义，用于构建所述QC-LDPC码的校验矩阵。可选地，所述循环移位矩阵通过如下条件来确定：第r行，第r+s列的元素为非零元素；其中，s为循环移位因子，取值范围为大于等于0，小于z的正整数；r的取值范围为大于等于0，小于z的正整数。为解决上述技术问题，本技术实施例还提供了一种存储设备，包括若干存储单元以及存储控制器。其中，所述存储控制器中包括至少一个如上所述的QC-LDPC解码器。本技术实施例中提供的QC-LDPC解码器，设置了额外矩阵分割电路，对构成校验矩阵的循环移位矩阵进行压缩和分割，形成若干个具有较小尺寸的子矩阵。并且根据这些子矩阵令校验节点处理电路和变量节点处理电路能够复用，降低了为提升QC-LDPC解码性能而需要付出的成本代价。附图说明一个或多个实施例通过与之对应的附图中的图片进行示例性说明，这些示例性说明并不构成对实施例的限定，附图中具有相同参考数字标号的元件表示为类似的元件，除非有特别申明，附图中的图不构成比例限制。图1为本技术实施例提供的QC-LDPC码的应用场景；图2为QC-LDPC码的Tanner图；图3为典型的QC-LDPC解码器的结构示意图；图4为本技术实施例提供的QC-LDPC解码器的结构示意图；图5为本技术实施例提供的压缩矩阵的示意图；图6为本技术实施例提供的循环移位矩阵分割方法的方法流程图；图7为图4所示的矩阵分割电路的结构示意图。具体实施方式为了使本技术的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本技术进行进一步详细说明。应当理解，此处所描述的具体实施例仅用以解释本技术，并不用于限定本技术。QC-LDPC码因具有循环特性，可以有效的降低硬件电路实现的难度而被广泛的应用在许多不同的信息传输场景中，例如无线射频通信信道的信道编码或者存储设备的存储信道编码，用以提高信息传输的可靠性。图1为QC-LDPC码在存储设备(如固态硬盘)中应用的示意图。该存储设备由控制数据读写和编译的存储控制器和用于存放数据的存储单元组成(存储单元可以包括一个或者多个FLASH存储区块50)。其中，如图1所示，所述存储控制器由信息读写接口10、QC-LDPC编码器20、QC-LDPC解码器30以及读写控制器40组成。所述信息读写接口10是用于写入或者输出数据流的数据接口，具体可以根据实际使用需要，设置为相对应的接口形式(如USB接口)。所述QC-LDPC编码器20由FPGA等硬件电路实现，用以根据预设的生成矩阵和相应的编码算法，对输入信息进行编码。所述QC-LDPC解码器30与所述QC-LDPC编码器相类似，也可以由硬件电路组成，用以根据预设的译码算法和校验矩阵，对输入的编码信息执行译码操作。所述读写控制器40与FLASH存储区块50连接，作为数据读写的控制中枢，用于根据控制指令，控制数据写入相应的FLASH存储区块50中或者从FLASH存储区块50的特定位置读取数据。在存储设备的实际使用过程中，大致可以划分为如下两方面：一、在数据写入时，数据流通过信息读写接口10输入至所述QC-LDPC编码器20中，由所述QC-LDPC编码器20对这些数据进行QC-LDPC编码后，输出至读写控制器40。所述读写控制器40根据控制指令，将编码信息有序的存储到FLASH存储区块50相应的存储地址中。二、在数据读取时，所述读写控制器40根据控制指令，从FLASH存储区块50对应的存储地址中读取编码信息，并提供至所述QC-LDPC解码器30中。所述QC-LDPC解码器30本文档来自技高网...

【技术保护点】
1.一种QC‑LDPC解码器，其特征在于，包括：若干个校验节点处理电路，所述校验节点处理电路用于根据变量节点的变量信息，计算所述校验节点的校验信息；若干个变量节点处理电路，所述变量节点处理电路用于根据所述校验节点返回的校验信息，更新所述变量节点的变量信息；矩阵分割电路，所述矩阵分割电路用于以预设的压缩因子，将循环移位矩阵分割为若干个子矩阵并且根据所述子矩阵，令所述循环移位矩阵中两行或以上的校验节点共用一个所述校验节点处理电路；校验电路，所述校验电路用于在所述变量信息满足校验标准时，确定为解码信息；并且，在所述变量信息进行更新的次数超过预设阈值，仍不满足所述校验标准时，确定为解码失败。

【技术特征摘要】
1.一种QC-LDPC解码器，其特征在于，包括：若干个校验节点处理电路，所述校验节点处理电路用于根据变量节点的变量信息，计算所述校验节点的校验信息；若干个变量节点处理电路，所述变量节点处理电路用于根据所述校验节点返回的校验信息，更新所述变量节点的变量信息；矩阵分割电路，所述矩阵分割电路用于以预设的压缩因子，将循环移位矩阵分割为若干个子矩阵并且根据所述子矩阵，令所述循环移位矩阵中两行或以上的校验节点共用一个所述校验节点处理电路；校验电路，所述校验电路用于在所述变量信息满足校验标准时，确定为解码信息；并且，在所述变量信息进行更新的次数超过预设阈值，仍不满足所述校验标准时，确定为解码失败。2.根据权利要求1所述的QC-LDPC解码器，其特征在于，所述矩阵分割电路还用于：根据所述子矩阵，令所述循环移位矩阵中两列或以上的变量节点共用一个所述变量节点处理电路。3.根据权利要求2所述的QC-LDPC解码器，其特征在于，所述校验节点处理电路与所述子矩阵的行数相匹配；所述变量节点处理电路的数量与所述子矩阵的列数相匹配。4.根据权利要求1所述的QC-LDPC解码器，其特征在于，所述循环移位矩阵矩阵的第r行和第r+fz行对应的校验节点共用同一个校验节点处理电路；其中，fz为压缩因子，r为大于等于0的整数。5.根据权利要求4所述的QC-LDPC解码器，其特征在于，所述矩阵分割电路包括：压缩单元，所述压缩单元用于根据所述压缩因子，将单位矩阵中第r行和第r+fz行压缩为一行，生成压缩矩阵；所述循环移位矩阵由所述单位矩阵以及所述单位矩阵的循环移位因子定义；...

【专利技术属性】
技术研发人员：刘艺迪，
申请(专利权)人：建荣半导体深圳有限公司，建荣集成电路科技珠海有限公司，
类型：新型
国别省市：广东,44