一种用于概率计算序列生成的模数转换器制造技术

一种用于概率计算序列生成的模数转换器，属于集成电路领域。为了解决传统的序列生成器无法直接得到集中分布序列，及即使对电路重新加以设计，但仍会面临二进制表示向确定序列转换的过程，而该过程易发生单粒子翻转现象的问题。本发明专利技术可将模拟信号直接生成概率运算能够处理的序列，中间省去了二进制表示及后续转换的过程，能够增强ADC对比特翻转的不敏感性；此外，由本发明专利技术生成的序列呈集中式分布，有利于提高概率计算中乘法运算的精度，且这种集中分布的序列增强了系统对于单比特反转的纠错能力。本发明专利技术主要应用于基于概率计算的高性能运算单元、数字信号处理单元，通信编解码单元等。

An Analog-to-Digital Converter for Generating Probability Computing Sequences

【技术实现步骤摘要】
一种用于概率计算序列生成的模数转换器
本专利技术属于集成电路领域，具体涉及一种用于概率计算序列生成的有源电阻型模数转换器。
技术介绍
概率计算是一种无权重的数值计算系统，它使用二进制随机比特流中“1”所占的比例来表征数据的大小。例如下式中，对于十进制小数0.25，用二进制表示为0.01，在概率计算中，可以用0001、0100、00100100等等表示。(0.25)10＝(0×20+0×2-1+1×2-2)10＝(0.01)2＝(0001)SC4＝(00100100)SC8＝(11000000)SC8(1)概率计算的一个突出优点是，当数值按随机比特序列生成后，其原来复杂的算术运算可以由非常简单的硬件逻辑电路实现；例如，加法可以由一个数据选择器实现，乘法可以由一个与门实现，除法则可以由一个JK触发器实现等。概率计算的另一个重要特征就是容错性，特别是针对由于外界辐射所带来的比特翻转错误。在随机序列中，一个比特发生错误所带来的误差是十分微小的；以纯小数为例，比如序列00100100中，单比特翻转所带来的误差仅为1/8，但在传统二进制系统中，单比特翻转发生的错误幅度最高可达到0.5。上述优点得益于在概率计算中，其每个比特的权重都是同等的。当然，这些优点是以牺牲一部分精度和速度作为代价的，概率计算被认为在小规模、低功耗、容错性要求较高的系统中有极大的优势。一个典型的概率计算系统，首先要包含序列生成器，序列生成器将信号转换为概率计算系统可以处理的随机比特序列。传统的序列生成器构成如图1所示，利用数字比较器，待转换的数值(可预先归一化到0～1之间，且用二进制表示)与N个0～1之间随机数逐次比较，可以得到所需的随机序列DN。N个随机数是由线性反馈移位寄存器(LFSR)得到的，而信号从输入到表示成二进制形式是由模数转换器(ADC)实现的。尽管概率计算本身具有较好的容错性能，但二进制系统对比特翻转非常敏感，标准CMOS工艺下存储单元(如寄存器等)在受到高能粒子的辐照下，可以导致所存数据的位翻转，即单粒子翻转(SEU)现象。传统序列生成器中包含基于LFSR的随机数发生器和ADC，其一、如果LFSR受SEU影响发生为翻转，将极大的影响序列生成器的性能。其二、ADC作为数字和模拟信号的接口，其中必然包含寄存器等数字存储单元，如果ADC长时间暴露在辐照环境下，也会给系统的可靠运行带来风险。ADC可以采用三模冗余结构对存储单元进行加固，但这只能使电路出现错误的概率降低，并不能从根本上消除比特翻转带来的影响。目前，主流的ADC都是为将模拟信号转换为相应的二进制表示而设计的，用于生成随机序列的ADC还没有报道。如果作为数据来源的ADC发生了SEU，就会使后续的运算产生巨大偏差和错误。根据已有的实验报道，经过加固设计的ADC在Ge粒子的轰击下仍然出现了单粒子翻转现象。此外，根据最新的研究表明，如果将参与运算的随机序列转换成确定序列，如集中分布和均匀分布序列，则运算精度将得到极大的提升。而传统的序列生成器无法直接得到这样的序列，需要对电路重新加以设计，但仍会面临二进制表示向确定序列转换的过程中，易发生单粒子翻转现象的问题，故，以上问题亟需解决。
技术实现思路
本专利技术是为了解决传统的序列生成器无法直接得到集中分布序列，及即使对电路重新加以设计，但仍会面临二进制表示向确定序列转换的过程，而该过程易发生单粒子翻转现象的问题，本专利技术提供了一种用于概率计算序列生成的模数转换器。一种用于概率计算序列生成的模数转换器，包括采样保持电路、比较器、两个电平移位电路、双向移位寄存器、缓冲器、正向放大电路、低通滤波器、减法器、分压电路和控制电压产生器；两个电平移位电路分别定义为第一电平移位电路和第二电平移位电路；采样保持电路，用于在采样保持时钟ClkS的作用下，对模拟电压信号进行采集，获得的模拟电压VS输入至比较器的正输入端；比较器，用于对其正、负输入端接收的电压信号进行比较，获得比较结果，并将比较结果所对应的逻辑电平送至第一电平移位电路；第一电平移位电路，用于对比较器输出的逻辑电平进行下移后，作为比较结果移位后的新逻辑电平，并将其送至双向移位寄存器；第二电平移位电路，用于对开关时钟ClkD所对应的逻辑电平进行移位后，作为开关时钟ClkD移位后的新逻辑电平，并将其送至双向移位寄存器；其中，比较结果和开关时钟ClkD移位前的逻辑电平为‘1’时，对应逻辑高电平VDD，比较结果和开关时钟ClkD移位前的逻辑电平为‘0’时，对应逻辑低电平0；比较结果和开关时钟ClkD移位后的新逻辑电平为‘1’时，对应逻辑高电平0.5VDD，比较结果和开关时钟ClkD移位后的新逻辑电平为‘0’时，对应逻辑低电平-0.5VDD；双向移位寄存器，在开关时钟ClkD移位后的新逻辑电平的作用下，根据比较结果移位后的新逻辑电平确定输出序列的移位方向，获得移位后的N位集中序列D1N＝[d’1，d’2……d’N]；d’1至d’N分别表示从低位至高位方向上，第1至第N位的数字信号，N为整数；缓冲器，用于对移位后的N位集中序列D1N＝[d’1，d’2……d’N]中每位数字信号所对应的逻辑电平上移后，输出N位集中序列DN＝[d1，d2……dN]，且d’1至d’N分别与其所对应d1至dN逻辑关系相反；d1至dN分别表示从低位至高位方向上，第1至第N位的数字信号；分压电路，用于对基准电压VREF进行分压，并将获得的电压ΔV同时送至正向放大电路、控制电压产生器和减法器的减数输入端；控制电压产生器，根据接收的电压ΔV生成电压控制信号VCTL，并将电压控制信号VCTL送至正向放大电路；正向放大电路，根据接收的电压控制信号VCTL以及数字信号d’1至d’N对电压ΔV进行放大，输出的电压VA送至低通滤波器进行滤波后，再送至减法器的被减数输入端；减法器输出的差值电压VB送至比较器的负输入端；TS＝KTD，并满足N>K>N/2；其中，TS为采样保持时钟ClkS的周期，TD为开关时钟ClkD的周期，K为系数；N位集中序列D1N中，每位数字信号所对应的逻辑高电平为0.5VDD，每位数字信号所对应的逻辑低电平为-0.5VDD；N位集中序列DN中，每位数字信号所对应的逻辑高电平为VDD，每位数字信号所对应的逻辑低电平为0。优选的是，当第一电平移位电路输出的比较结果为逻辑电平‘1’时，控制双向移位寄存器输出序列最低位内的数值右移，并在最低位补‘0’，当第一电平移位电路输出的比较结果为逻辑电平‘0’时，控制双向移位寄存器输出序列最高位内的数值左移，并在最高位补‘1’。优选的是，双向移位寄存器由N个寄存器单元级联而成，且该寄存器单元采用D触发器实现。优选的是，正向放大电路包括运算放大器OP1、电阻R1和N个压控开关有源电阻RA,1至RA,N；N个压控开关有源电阻RA,1至RA,N并联后串联在运算放大器OP1的反相输入端和电源地之间；N个压控开关有源电阻RA,1至RA,N的开关控制端分别用于接收数字信号d’1至d’N；N个压控开关有源电阻RA,1至RA,N的电压控制端同时接收电压控制信号VCTL；运算放大器OP1的同相输入端用于接收分压电路输出的电压ΔV；运算放大器OP1的输出端作为正向放大电路的电压输出端，与电阻R1的一本文档来自技高网...

【技术保护点】
1.一种用于概率计算序列生成的模数转换器，其特征在于，包括采样保持电路(1)、比较器(2)、两个电平移位电路、双向移位寄存器(5)、缓冲器(6)、正向放大电路(7)、低通滤波器(8)、减法器(9)、分压电路(10)和控制电压产生器(11)；两个电平移位电路分别定义为第一电平移位电路(3)和第二电平移位电路(4)；采样保持电路(1)，用于在采样保持时钟ClkS的作用下，对模拟电压信号进行采集，获得的模拟电压VS输入至比较器(2)的正输入端；比较器(2)，用于对其正、负输入端接收的电压信号进行比较，获得比较结果，并将比较结果所对应的逻辑电平送至第一电平移位电路(3)；第一电平移位电路(3)，用于对比较器(2)输出的逻辑电平进行下移后，作为比较结果移位后的新逻辑电平，并将其送至双向移位寄存器(5)；第二电平移位电路(4)，用于对开关时钟ClkD所对应的逻辑电平进行移位后，作为开关时钟ClkD移位后的新逻辑电平，并将其送至双向移位寄存器(5)；其中，比较结果和开关时钟ClkD移位前的逻辑电平为‘1’时，对应逻辑高电平VDD，比较结果和开关时钟ClkD移位前的逻辑电平为‘0’时，对应逻辑低电平0；比较结果和开关时钟ClkD移位后的新逻辑电平为‘1’时，对应逻辑高电平0.5VDD，比较结果和开关时钟ClkD移位后的新逻辑电平为‘0’时，对应逻辑低电平‑0.5VDD；双向移位寄存器(5)，在开关时钟ClkD移位后的新逻辑电平的作用下，根据比较结果移位后的新逻辑电平确定输出序列的移位方向，获得移位后的N位集中序列D1...

【技术特征摘要】
1.一种用于概率计算序列生成的模数转换器，其特征在于，包括采样保持电路(1)、比较器(2)、两个电平移位电路、双向移位寄存器(5)、缓冲器(6)、正向放大电路(7)、低通滤波器(8)、减法器(9)、分压电路(10)和控制电压产生器(11)；两个电平移位电路分别定义为第一电平移位电路(3)和第二电平移位电路(4)；采样保持电路(1)，用于在采样保持时钟ClkS的作用下，对模拟电压信号进行采集，获得的模拟电压VS输入至比较器(2)的正输入端；比较器(2)，用于对其正、负输入端接收的电压信号进行比较，获得比较结果，并将比较结果所对应的逻辑电平送至第一电平移位电路(3)；第一电平移位电路(3)，用于对比较器(2)输出的逻辑电平进行下移后，作为比较结果移位后的新逻辑电平，并将其送至双向移位寄存器(5)；第二电平移位电路(4)，用于对开关时钟ClkD所对应的逻辑电平进行移位后，作为开关时钟ClkD移位后的新逻辑电平，并将其送至双向移位寄存器(5)；其中，比较结果和开关时钟ClkD移位前的逻辑电平为‘1’时，对应逻辑高电平VDD，比较结果和开关时钟ClkD移位前的逻辑电平为‘0’时，对应逻辑低电平0；比较结果和开关时钟ClkD移位后的新逻辑电平为‘1’时，对应逻辑高电平0.5VDD，比较结果和开关时钟ClkD移位后的新逻辑电平为‘0’时，对应逻辑低电平-0.5VDD；双向移位寄存器(5)，在开关时钟ClkD移位后的新逻辑电平的作用下，根据比较结果移位后的新逻辑电平确定输出序列的移位方向，获得移位后的N位集中序列D1N＝[d’1，d’2……d’N]；d’1至d’N分别表示从低位至高位方向上，第1至第N位的数字信号，N为整数；缓冲器(6)，用于对移位后的N位集中序列D1N＝[d’1，d’2……d’N]中每位数字信号所对应的逻辑电平上移后，输出N位集中序列DN＝[d1，d2……dN]，且d’1至d’N分别与其所对应d1至dN逻辑关系相反；d1至dN分别表示从低位至高位方向上，第1至第N位的数字信号；分压电路(10)，用于对基准电压VREF进行分压，并将获得的电压ΔV同时送至正向放大电路(7)、控制电压产生器(11)和减法器(9)的减数输入端；控制电压产生器(11)，根据接收的电压ΔV生成电压控制信号VCTL，并将电压控制信号VCTL送至正向放大电路(7)；正向放大电路(7)，根据接收的电压控制信号VCTL以及数字信号d’1至d’N对电压ΔV进行放大，输出的电压VA送至低通滤波器(8)进行滤波后，再送至减法器(9)的被减数输入端；减法器(9)输出的差值电压VB送至比较器(2)的负输入端；TS＝KTD，并满足N>K>N/2；其中，TS为采样保持时钟ClkS的周期，TD为开关时钟ClkD的周期，K为系数；N位集中序列D1N中，每位数字信号所对应的逻辑高电平为0.5VDD，每位数字信号所对应的逻辑低电平为-0.5VDD；N位集中序列DN中，每位数字信号所对应的逻辑高电平为VDD，每位数字信号所对应的逻辑低电平为0。2.根据权利要求1所述的一种用于概率计算序列生成的模数转换器，其特征在于，当第一电平移位电路(3)输出的比较结果为逻...

【专利技术属性】
技术研发人员：梁涛，
申请(专利权)人：中北大学，
类型：发明
国别省市：山西,14