基于多片ADC的并行时间交替高速采样系统技术方案

基于多片ADC的并行时间交替高速采样系统属于通信领域，包括信号调理模块、信号采集模块、时钟产生与分配模块、逻辑控制模块、数据存储模块、接口模块、电源模块。模拟输入信号进入信号调理模块后，当模数转换器(ADC)收到时钟信号后对调理过的模拟信号进行采集，再将转换后的数字信号输入逻辑控制模块进行数据的处理，数据存储模块实现数据存储，最后通过接口模块可把数据上传给计算机。信号调理模块中主要由差分放大器实现对模拟信号的调理，包括模拟信号的滤波和放大，单端信号转差分信号。信号采集模块由同一型号的四片ADC构成，在收到时钟信号后通过并行时间交替采样从而实现采样系统较高的采样率和较高的分辨率。

Parallel Time Alternating High Speed Sampling System Based on Multi-chip ADC

【技术实现步骤摘要】
基于多片ADC的并行时间交替高速采样系统
本专利技术属于通信
，它是一种基于多片低速高分辨率的模数转换器(ADC)采用并行时间交替采样，最后通过数据拼接实现系统高采样率和高分辨率的采样要求的采样系统，广泛应用于雷达、航空航天、测控、地震、医疗、仪器仪表、图像等现代电子设备中。
技术介绍
自然界中的非电信号如声音、温度、光、图像、压强、位移、加速度等均可通过相应的传感器转换为电信号。传感器采集到模拟信号后需要传输到计算机进行信号重建、处理、分析、显示、存储、以及智能化操作等应用，但是由于计算机分析、处理、传输、存储的信息均为二进制码形式的数字信号，因此必须通过模数转换器ADC将时间和幅值均为连续的模拟信号转换为在时间上离散、幅值上量化的数字信号，然后才能方便于计算机(PC)或数字信号处理器(DSP)进行处理，来方便消除失真噪声提取有用信息、存储以及执行智能化操作等应用。因此，模数转换器(ADC)成为现代信息采集、传输、处理执行链中的窗口，链接模拟世界与数字世界的桥梁。ADC芯片的采样率和分辨率决定着系统的采样率和分辨率。而采样速度和精度作为ADC最重要的两个性能指标，又是一对相互制约的关系，采用单片ADC很难实现高采样率的同时保持较高的分辨率及优异的动态性能。这一问题不仅是集成电路的设计、工艺问题也是高速数据采集及高速数字信号处理发展的瓶颈之一。
技术实现思路
本专利技术针对采用单片ADC很难同时达到高速率和高分辨率的问题及实际工程的需要设计了一套利用四片型号相同，采样率为250MSPS，分辨率为12bit的ADC依次对同一个模拟信号进行并行时间交替采样，然后送入逻辑控制模块进行数据组合和拼接实现采样率为1GSPS，分辨率为12bit的高速数据采集系统。本专利技术中，信号调理模块采用差分传输方式，这样有效抑制差分放大器和ADC输入之间的共模噪声；而时钟芯片采用具有高抗噪性能，低电压摆幅，低功耗的LVDS时钟信号输出格式；并且数据采集模块也采用了低电压差分传输(LVDS)技术来传送高速ADC的输出信号，只要电路布局布线得当，就可以极大地抑制共模噪声，得到比CMOS电平传输更好的抗干扰效果和更低的辐射噪声。在本专利技术中为实现的1GSPS采样率所选择的器件均采样差分传输方式只为最大程度地提高系统的信噪比和系统信号完整性。本专利技术采用如下技术方案：基于多片ADC的并行时间交替高速采样系统，其特征在于：采样系统包括信号调理模块、信号采集模块、时钟产生与分配模块、逻辑控制模块、数据存储模块、接口模块、电源模块七个模块；其中，模拟输入信号进入信号调理模块后，完成信号调理，当模数转换器(ADC)收到时钟信号后对调理过的模拟信号进行采集，再将转换后的数字信号输入逻辑控制模块进行数据的处理，数据存储模块实现数据的存储，最后通过接口模块可把数据上传给计算机实现数据的后续处理；所述的信号调理模块：信号调理模块中由差分放大器实现对模拟信号的调理，以满足ADC对输入信号的要求；所述的信号采集模块：它由同一型号的四片ADC构成，当四片ADC依次收到时钟信号后，通过并行时间交替采样的方式对上述的信号调理模块中由一路四等分后的四路模拟信号依次进行采样；所述的时钟产生与分配模块由一片时钟产生与分配芯片构成，由逻辑控制模块提供的外部参考时钟进入时钟芯片后，首先经过PLL和VCO的倍频，然后再经过四分频产生四路相位差为90°的LVDS差分时钟信号，为ADC提供时钟信号；所述的逻辑控制模块采用FPGA作为系统的控制核心，并接收信号采集模块的四路数字信号，同时为数据存储和数据上传提供接口模块。系统的总体框图如附图1。更进一步，整个系统工作流程为：输入模拟信号经过信号调理模块调理之后得到满足ADC采样的信号幅度范围的高质量模拟信号，然后信号采集模块对其进行信号的采集。首先时钟电路在FPGA控制下产生ADC并行采样所需要的四路相位差为90°采样时钟，四片采样率均为250MSPS，分辨率为12bit的ADC在采样时钟的作用下对同一模拟信号进行并行交替采样，完成信号的采集过程；然后FPGA完成四路ADC采样数据的接收，并实现四路采样数据的拼接实现系统1GSPS采样率和12bit分辨率的采样要求，而大容量高速率的DDR3SDRAM可以实现采样数据的缓存，最后通过USB接口模块上传给计算机实现数据显示和后续的数据处理。整个过程中由电源模块提供各模块的驱动电源，系统在FPGA控制下完成，FPGA是整个系统的核心部件。1、信号调理模块：为了给数据采集模块提供高质量的模拟输入信号需要进行信号调理，实现对模拟信号单端转差分变换、阻抗匹配、模拟信号电压幅度的调节、模拟信号带宽限制，从而满足ADC器件对模拟输入信号的要求。为了提高输入信号的抗干扰能力，高速ADC通常需要差分输入，差分信号能有效抑制电磁干扰，抑制共模噪声，还能提高ADC的谐波性能，降低偶次谐波能带来更好的动态性能。故本系统选用THS4509高速低噪声大宽带差分运算放大器，专为5V数据采集系统而设计，最小增益为2V/V(6dB)，最大带宽为1900MHz，压摆率为6600V/us，它足以满足系统对信号调理的需求。2、模数转换模块：系统选用模数转换其ISLA212P作为采集芯片，它是一低功耗、低抖动，高性能的12位ADC，采样速率最高可达250MSPS，具有700MHz的带宽，当采样率为250MHZ时总功耗为440mW。芯片内部有串行外设接口(SPI)端口，有广泛的可配置性，可实现对增益和偏移等的精细控制。数据输出方式有LVDS或CMOS格式，可配置为全宽，单数据速率(SDR)或半宽，双倍数据速率(DDR)。该ADC器件采用了SDRLVDS的数据输出格式来传送高速ADC的输出信号，不仅可以降低FPGA接收数据的难度，而且由于是差分信号，只要电路布局布线得当，就可以极大地抑制共模噪声，得到比CMOS电平传输更好的抗干扰效果和更低的辐射噪声。3、时钟产生与分配模块系统选用ADI公司的AD9522作为时钟芯片，可以提供多路输出时钟分配功能，具有亚皮秒级抖动性能，并且片内集成锁相环(PLL)和电压控制振荡器(VCO)，采用3.3V单电源供电，片内VCO的调谐频率范围为1.75GHz至2.25GHz。AD9522具有12路LVDS输出(分为四组)，任一路800MHzLVDS输出均可重新配置为两路250MHzCMOS输出，每组输出均具有一个分频器，其分频比(从1至32)和相位(粗调延迟)均可以设置。本系统的时钟信号选用LVDS的时钟输出格式，LVDS输出格式具有高速率传输、高抗噪性能、低电压摆幅、低功耗，低噪声等优点。4、逻辑控制模块作为整个系统的控制核心，FPGA对数据接收和处理能力决定了系统的性能。FPGA的选型是根据其外围接口电路的多少、信号频率的高低以及数据量的大小来确定的，本专利技术采用Altera公司的StratixⅢ系列FPGA芯片EP3SL150。FPGA作为一种半定制的专用集成电路芯片，具有丰富的I/O资源，兼容多种单端和差分信号，存储和计算资源配置灵活多变，可并行执行多个操作，既可实现组合逻辑电路也可实现复杂的时序逻辑电路。FPGA芯片内嵌的多功能IP核不仅可提供内部存储而且具有外部存储接口以及数字信号处本文档来自技高网...

【技术保护点】
1.基于多片ADC的并行时间交替高速采样系统，其特征在于：采样系统包括信号调理模块、信号采集模块、时钟产生与分配模块、逻辑控制模块、数据存储模块、接口模块、电源模块七个模块；其中，模拟输入信号进入信号调理模块后，完成信号调理，当模数转换器(ADC)收到时钟信号后对调理过的模拟信号进行采集，再将转换后的数字信号输入逻辑控制模块进行数据的处理，数据存储模块实现数据的存储，最后通过接口模块可把数据上传给计算机实现数据的后续处理；所述的信号调理模块：信号调理模块中由差分放大器实现对模拟信号的调理，以满足ADC对输入信号的要求；所述的信号采集模块：它由同一型号的四片ADC构成，当四片ADC依次收到时钟信号后，通过并行时间交替采样的方式对上述的信号调理模块中由一路四等分后的四路模拟信号依次进行采样；所述的时钟产生与分配模块由一片时钟产生与分配芯片构成，由逻辑控制模块提供的外部参考时钟进入时钟芯片后，首先经过PLL和VCO的倍频，然后再经过四分频产生四路相位差为90°的LVDS差分时钟信号，为ADC提供时钟信号；所述的逻辑控制模块采用FPGA作为系统的控制核心，并接收信号采集模块的四路数字信号，同时为数据存储和数据上传提供接口模块。...

【技术特征摘要】
1.基于多片ADC的并行时间交替高速采样系统，其特征在于：采样系统包括信号调理模块、信号采集模块、时钟产生与分配模块、逻辑控制模块、数据存储模块、接口模块、电源模块七个模块；其中，模拟输入信号进入信号调理模块后，完成信号调理，当模数转换器(ADC)收到时钟信号后对调理过的模拟信号进行采集，再将转换后的数字信号输入逻辑控制模块进行数据的处理，数据存储模块实现数据的存储，最后通过接口模块可把数据上传给计算机实现数据的后续处理；所述的信号调理模块：信号调理模块中由差分放大器实现对模拟信号的调理，以满足ADC对输入信号的要求；所述的信号采集模块：它由同一型号的四片ADC构成，当四片ADC依次收到时钟信号后，通过并行时间交替采样的方式对上述的信号调理模块中由一路四等分后的四路模拟信号依次进行采样；所述的时钟产生与分配模块由一片时钟产生与分配芯片构成，由逻辑控制模块提供...

【专利技术属性】
技术研发人员：谢雪松，朱文举，张小玲，刘晟豪，
申请(专利权)人：北京工业大学，
类型：发明
国别省市：北京,11