一种韦布尔杂波序列的发生装置及方法制造方法及图纸

本发明专利技术公开了一种韦布尔杂波序列的发生装置及方法，所述发生装置包括：随机序列发生器，用于产生随机序列；高斯序列变换装置，与所述随机序列发生器连接，用于将所述随机序列变换为满足预设精度要求的高斯随机序列；频域相关特性函数变换装置，与所述高斯序列变换装置连接，用于将预设频域特性加载到所述高斯随机序列中，生成第一高斯随机序列，其中，所述第一高斯随机序列具有所述预设频域特性；零记忆非线性变换装置，与所述频域相关特性函数变换装置连接，用于基于预设参数值，对所述第一高斯随机序列进行非线性变换，生成具有所述预设参数值的时间相关韦布尔杂波序列。

Device and method for generating wave sequence of Weibull

The invention discloses a device and a method of Boolean, clutter, the device includes a random sequence generator for generating a random sequence; Gauss sequence conversion device is connected with the random sequence generator for the random sequence transformation for Gauss random sequence satisfy the accuracy requirements of the preset frequency; correlation function transformation device, device and transform the Gauss series connection, for the default frequency is loaded into the Gauss sequence, the first generation of Gauss random sequences, among them, the first Gauss random sequence with the preset frequency; zero memory nonlinearity device, and the frequency correlation function transform device connection for default parameter values based on the nonlinear transformation of the first Gauss random sequence generated with the pre Time dependent Weibull clutter sequence with parameter values.

【技术实现步骤摘要】

本专利技术涉及信号处理领域，特别涉及一种韦布尔杂波序列的发生装置及方法。
技术介绍
杂波的特性可以作为有效先验信息，这些先验信息对于后续的信号处理算法十分重要。可以把杂波信号概括的分为高斯杂波和非高斯杂波。非高斯信号处理是国际信号处理界的研究热点与前沿课题。Weibull(韦伯)分布可以拟合瑞利与对数正态之间的杂波数据。其对称性在瑞利与对数正态之间，因此当海杂波幅度起伏较为均匀、高分辨雷达和低入射角情况下，选用该分布较为合理。Weibull模型在很宽的条件下很好的与实验数据相匹配，并且可以通过调整参数，实现瑞利分布，这一点也是该模型被广泛应用于仿真研究的重要原因。以往的设计通常采用两种方法：(1)采用DSP芯片进行计算，编程简单、实现容易，但在空间、功耗紧张的情况下，采用DSP芯片会增加较多的电路与能耗；(2)完全利用FPGA芯片内核进行计算，由于FPGA内正余弦内核精度的限制，导致生成序列精度较低。因此，如何得到较高的计算精度、降低占用硬件资源面积成为杂波序列设计中亟需解决的问题。
技术实现思路
本专利技术实施例提供一种韦布尔杂波序列的发生装置及方法，用于解决现有技术的杂波序列设计中存在的序列精度低、硬件资源面积占用多的缺陷，实现提供一种能够以较小的资源占用面积为前提且生成精度较高的杂波序列的发生装置的技术效果。本专利技术实施例第一方面提供了一种韦布尔杂波序列的发生装置，包括：随机序列发生器，用于产生随机序列；高斯序列变换装置，与所述随机序列发生器连接，用于将所述随机序列变换为满足预设精度要求的高斯随机序列；频域相关特性函数变换装置，与所述高斯序列变换装置连接，用于将预设频域特性加载到所述高斯随机序列中，生成第一高斯随机序列，其中，所述第一高斯随机序列具有所述预设频域特性；零记忆非线性变换装置，与所述频域相关特性函数变换装置连接，用于基于预设参数值，对所述第一高斯随机序列进行非线性变换，生成具有所述预设参数值的时间相关韦布尔杂波序列。可选的，所述高斯序列变换装置包括：单精度浮点余弦函数装置，用于对所述随机序列的高16位序列进行处理，生成满足预设单精度浮点标准的余弦序列；FPGA核内运算器，用于将所述随机序列的低16位序列及所述余弦序列进行代数运算，获取所述高斯随机序列。可选的，所述FPGA核内运算器包括FPGA核内乘法器、FPGA核内对数及FPGA核内方根发生器。可选的，所述单精度浮点余弦函数装置包括：输入角度处理模块，用于将所述高16位序列的输入角度范围扩展至[-3π/2,3π/2]，获得经调整输入角度的高16位序列；泰勒级数展开迭代处理模块，用于采用余弦函数的七级级数展开来对所述经调整输入角度的高16位序列进行迭代计算，获得余弦序列。可选的，所述泰勒级数展开迭代处理模块，包括：控制单元；单精度浮点加法器，与所述控制单元连接，用于从所述控制单元接收加法指令，并用于计算所述迭代计算中的加法运算，获得加法运算结果；单精度浮点乘法器，用于计算所述迭代计算过程中的乘法，获得乘法运算结果；寄存器堆单元，与所述控制单元连接，用于存储所述加法运算结果、所述乘法运算结果，以及所述控制单元基于所述加法运算结果及所述乘法运算结果而获得的余弦序列。可选的，所述单精度浮点加法器为采用FPGA内部IP核实现的加法器，以及所述单精度浮点乘法器为采用FPGA内部IP核实现的乘法器。可选的，所述输入角度处理模块具体用于：若所述高16位序列的输入角度范围为[-π/2,π/2]，则将所述高16位序列的输入角度范围扩展至[-3π/2,3π/2]，获得所述经调整输入角度的高16位序列；若所述高16位序列的输入角度范围为[-3π/2,-π/2)，则将所述高16位序列的输入角度范围与π进行求和运算，将进行所述求和运算后的第一角度范围扩展至[-3π/2,3π/2]，获得所述经调整输入角度的高16位序列；若所述高16位序列的输入角度范围为(π/2,3π/2]，则将所述高16位序列的输入角度范围与π进行减法运算，将进行所述减法运算后的第二角度范围扩展至[-3π/2,3π/2]，获得所述经调整输入角度的高16位序列。可选的，所述寄存器堆单元包含8个32位寄存器。可选的，所述寄存器堆单元中的第一寄存器用于存储所述输入角度范围，所述寄存器堆单元中的第二寄存器用于存储所述迭代计算中的每一次迭代计算的结果，所述寄存器堆单元中的第三寄存器用于存储当前迭代次数，所述寄存器堆单元中的第四寄存器用于存储定点场数6，所述寄存器堆单元中的第六寄存器用于存储定点常数1，所述寄存器堆单元中的第七寄存器用于存储与所述当前迭代次数对应的系数，所述寄存器堆单元中的第八寄存器用于存储浮点常数1。可选的，所述泰勒级数展开迭代处理模块具体用于：在所述泰勒级数展开迭代处理模块处于空闲状态时，确定是否开始进行所述迭代计算；在为是时，判断所述第三寄存器的第一存储值是否小于等于所述第四寄存器的第二存储值；在为是时，控制所述第七存储器更新第一当前存储值；基于所述第一当前存储值、所述寄存器堆单元中存储的至少一个存储值及与所述余弦函数的七级级数展开对应的迭代计算公式对所述经调整输入角度的高16位序列进行迭代计算，获得所述余弦序列。可选的，所述泰勒级数展开迭代处理模块具体用于在执行七次迭代计算后，获取所述第二存储器中的第二当前存储值，即为所述余弦序列；其中，所述七次迭代计算中的每次迭代计算，包括如下步骤：获取所述第一寄存器的第三存储值与所述第二寄存器的第四存储值，将所述第三存储值与所述第四存储值输入至所述单精度浮点乘法器进行乘法运算；从所述单精度浮点乘法器获得第一运算结果，并将所述第一运算结果存储至所述第二寄存器；从所述第二寄存器中获取所述第一运算结果，并将所述第一运算结果与所述第三存储值输入至所述单精度浮点乘法器进行乘法运算；从所述单精度浮点乘法器获得第二运算结果，并将所述第二运算结果存储至所述第二寄存器；获取所述第七存储器的第五存储值，并将所述第五存储值与所述第二运算结果输入值所述单精度浮点乘法器进行乘法运算；从所述单精度浮点乘法器获得第三运算结果，并将所述第三运算结果存储至所述第二寄存器；从所述第八存储其中获取第六存储值，并将所述第六存储值与所述第三运算结果的负数输入至所述单精度浮点加法器进行加法运算；从所述单精度浮点加法器中获取第四运算结果，并将所述第四运算结果存储至所述第二存储器；将所述第三存储器的第七存储值与所述第六存储器的第八存储值输入至所述单精度浮点加法器进行加法运算；从所述单精度浮点加法器中获取第五运算结果，并将所述第五运算结果存储至所述第三存储器。可选的，所述随机序列发生器包括：第一移位器；第一2输入异或门阵列模块，与所述移位器连接；第二移位器，与所述2输入异或门阵列模块连接；第二2输入异或门阵列模块，与所述第二移位器连接；寄存器，其中，所述寄存器的一端与所述第二2输入异或门阵列模块连接，所述寄存器的另一端与所述第一移位器连接。可选的，所述频域相关特性函数变换装置包括：FFT运算单元，与所述高斯序列变换装置的输出端连接；第一乘法器，其中，所述第一乘法器的第一输入端与所述FFT运算单元连接；频域特性滤波器，与所述第一乘法器的第二输入端连接；IFFT运算单本文档来自技高网...

【技术保护点】
一种韦布尔杂波序列的发生装置，包括：随机序列发生器，用于产生随机序列；高斯序列变换装置，与所述随机序列发生器连接，用于将所述随机序列变换为满足预设精度要求的高斯随机序列；频域相关特性函数变换装置，与所述高斯序列变换装置连接，用于将预设频域特性加载到所述高斯随机序列中，生成第一高斯随机序列，其中，所述第一高斯随机序列具有所述预设频域特性；零记忆非线性变换装置，与所述频域相关特性函数变换装置连接，用于基于预设参数值，对所述第一高斯随机序列进行非线性变换，生成具有所述预设参数值的时间相关韦布尔杂波序列。

【技术特征摘要】
1.一种韦布尔杂波序列的发生装置，包括：随机序列发生器，用于产生随机序列；高斯序列变换装置，与所述随机序列发生器连接，用于将所述随机序列变换为满足预设精度要求的高斯随机序列；频域相关特性函数变换装置，与所述高斯序列变换装置连接，用于将预设频域特性加载到所述高斯随机序列中，生成第一高斯随机序列，其中，所述第一高斯随机序列具有所述预设频域特性；零记忆非线性变换装置，与所述频域相关特性函数变换装置连接，用于基于预设参数值，对所述第一高斯随机序列进行非线性变换，生成具有所述预设参数值的时间相关韦布尔杂波序列。2.如权利要求1所述的发生装置，其特征在于，所述高斯序列变换装置包括：单精度浮点余弦函数装置，用于对所述随机序列的高16位序列进行处理，生成满足预设单精度浮点标准的余弦序列；FPGA核内运算器，用于将所述随机序列的低16位序列及所述余弦序列进行代数运算，获取所述高斯随机序列。3.如权利要求2所述的发生装置，其特征在于，所述FPGA核内运算器包括FPGA核内乘法器、FPGA核内对数及FPGA核内方根发生器。4.如权利要求2或3所述的发生装置，其特征在于，所述单精度浮点余弦函数装置包括：输入角度处理模块，用于将所述高16位序列的输入角度范围扩展至[-3π/2,3π/2]，获得经调整输入角度的高16位序列；泰勒级数展开迭代处理模块，用于采用余弦函数的七级级数展开来对所述经调整输入角度的高16位序列进行迭代计算，获得余弦序列。5.如权利要求4所述的发生装置，其特征在于，所述泰勒级数展开迭代处理模块，包括：控制单元；单精度浮点加法器，与所述控制单元连接，用于从所述控制单元接收加法指令，并用于计算所述迭代计算中的加法运算，获得加法运算结果；单精度浮点乘法器，用于计算所述迭代计算过程中的乘法，获得乘法运算结果；寄存器堆单元，与所述控制单元连接，用于存储所述加法运算结果、所述乘法运算结果，以及所述控制单元基于所述加法运算结果及所述乘法运算结果而获得的余弦序列。6.如权利要求5所述的发生装置，其特征在于，所述单精度浮点加法器为采用FPGA内部IP核实现的加法器，以及所述单精度浮点乘法器为采用FPGA内部IP核实现的乘法器。7.如权利要求5所述的发生装置，其特征在于，所述输入角度处理模块具体用于：若所述高16位序列的输入角度范围为[-π/2,π/2]，则将所述高16位序列的输入角度范围扩展至[-3π/2,3π/2]，获得所述经调整输入角度的高16位序列；若所述高16位序列的输入角度范围为[-3π/2,-π/2)，则将所述高16位序列的输入角度范围与π进行求和运算，将进行所述求和运算后的第一角度范围扩展至[-3π/2,3π/2]，获得所述经调整输入角度的高16位序列；若所述高16位序列的输入角度范围为(π/2,3π/2]，则将所述高16位序列的输入角度范围与π进行减法运算，将进行所述减法运算后的第二角度范围扩展至[-3π/2,3π/2]，获得所述经调整输入角度的高16位序列。8.如权利要求5所述的发生装置，其特征在于，所述寄存器堆单元包含8个32位寄存器。9.如权利要求5所述的发生装置，其特征在于，所述寄存器堆单元中的第一寄存器用于存储所述输入角度范围，所述寄存器堆单元中的第二寄存器用于存储所述迭代计算中的每一次迭代计算的结果，所述寄存器堆单元中的第三寄存器用于存储当前迭代次数，所述寄存器堆单元中的第四寄存器用于存储定点场数6，所述寄存器堆单元中的第六寄存器用于存储定点常数1，所述寄存器堆单元中的第七寄存器用于存储与所述当前迭代次数对应的系数，所述寄存器堆单元中的第八寄存器用于存储浮点常数1。10.如权利要求6-9中任一项所述的发生装置，其特征在于，所述泰勒级数展开迭代处理模块具体用于：在所述泰勒级数展开迭代处理模块处于空闲状态时，确定是否开始进行所述迭代计算；在为是时，判断所述第三寄存器的第一存储值是否小于等于所述第四寄存器的第二存储值；在为是时，控制所述第七存储器更新第一当前存储值；基于所述第一当前存储值、所述寄存器堆单元中存储的至少一个存储值及与所述余弦函数的七级级数展开对应的迭代计算公式对所述经调整输入角度的高16位序列进行迭代计算，获得所述余弦序列。11.如权利要求10所述的发生装置，其特征在于，所述泰勒级数展开迭代处理模块具体用于在执行七次迭代计算后，获取所述第二存储器中的第二当前存储值，即为所述余弦序列；其中，所述七次迭代计算中的每次迭代计算，包括如下步骤：获取所述第一寄存器的第三存储值与所述第二寄存器的第四存储值，将所述第三存储值与所述第四存储值输入至所述单精度浮点乘法器进行乘法运算；从所述单精度浮点乘法器获得第一运算结果，并将所述第一运算结果存储至所述第二寄存器；从所述第二寄存器中获取所述第一运算结果，并将所述第一运算结果与所述第三存储值输入至所述单精度浮点乘法器进行乘法运算；从所述单精度浮点乘法器获得第二运算结果，并将所述第二运算结果存储至所述第二寄存器；获取所述第七存储器的第五存储值，并将所述第五存储值与所述第二运算结果输入值所述单精度浮点乘法器进行乘法运算；从所述单精度浮点乘法器获得第三运算结果，并将所述第三运算结果存储至所述第二寄存器；从所述第八存储其中获取第六存储值，并将所述第六存储值与所述第三运算结果的负数输入至所述单精度浮点加法器进行加法运算；从所述单精度浮点加法器中获取第四运算结果，并将所述第四运算结果存储至所述第二存储器；将所述第三存储器的第七存储值与所述第六存储器的第八存储值输入至所述单精度浮点加法器进行加法运算；从所述单精度浮点加法器中获取第五运算结果，并将所述第五运算结果存储至所述第三存储器。12.如权利要求1所述的发生装置，其特征在于，所述随机序列发生器包括：第一移位器；第一2输入异或门阵列模块，与所述移位器连接；第二移位器，与所述2输入异或门阵列模块连接；第二2输入异或门阵列模块，与所述第二移位器连接；寄存器，其中，所述寄存器的一端与所述第二2输入异或门阵列模块连接，所述寄存器的另一端与所述第一移位器连接。13.如权利要求1所述的发生装置，其特征...

【专利技术属性】
技术研发人员：黄丹，禹霁阳，李广运，孙勇，李军，江金寿，姚雄伟，唐锐，陈科，王晓悦，李俊杰，
申请(专利权)人：中国兵器科学研究院，
类型：发明
国别省市：北京;11