一种触发器及集成电路制造技术

一种触发器及集成电路，用以减小触发器出现亚稳态现象的概率。触发器包括：第一锁存器、第二锁存器、延迟单元、检测单元、切换单元和第三锁存器；延迟单元用于将第一时钟信号延迟后输出第二时钟信号；第一锁存器用于根据第二时钟信号对数据信号进行锁存或输出；第二锁存器用于根据第一时钟信号对数据信号进行锁存或输出；检测单用于检测第一锁存器或第二锁存器是否处于亚稳态，并基于检测结果向切换单元输出控制信号；切换单元用于根据控制信号，选择输出第一锁存器的输出信号或第二锁存器的输出信号；第三锁存器用于对切换单元的输出信号进行锁存或输出。

A Trigger and Integrated Circuit

【技术实现步骤摘要】
一种触发器及集成电路
本申请涉及电子
，尤其涉及一种触发器及集成电路。
技术介绍
触发器是一种具有记忆功能的信息存储器件，是构成多种时序电路的基本逻辑单元。图1示出了一种D触发器(Dtypeflip-flop，DFF)。其中，din表示输入的数据信号，clk表示输入的时钟信号，dout表示输出信号，rst表示复位信号。图1所示的D触发器为一种上升沿触发的D触发器，时钟信号的上升沿会触发该D触发器锁存输入信号的电平状态，然后通过Q管脚输出锁存的电平。现有技术中，针对图1所示的D触发器，在时钟信号的上升沿附近定义了一个时间窗口，原则上规定，在该时间窗口内输入的数据信号din不应发生电平翻转。若在该时间窗口上din发生了电平翻转，可能会导致D触发器内的某些节点无法稳定在逻辑0或逻辑1的电平状态，从而导致输出信号dout在该时钟信号的上升沿之后的一段时间内处于不确定的状态，即亚稳态。其中，输出信号dout处于不确定状态的这段时间称为决断时间(resolutiontime)。经过决断时间之后，输出信号dout会随机地稳定在0或1上。示例性地，如图2所示，为一种D触发器的输入输出信号的时序本文档来自技高网...

【技术保护点】
1.一种触发器，用于在第一时钟信号的控制下对输入的数据信号进行锁存和输出，其特征在于，包括：第一锁存器、第二锁存器、延迟单元、检测单元、切换单元以及第三锁存器；所述延迟单元，用于将所述第一时钟信号延迟预设时间后得到并输出第二时钟信号；所述第一锁存器的时钟信号输入端与所述延迟单元连接，以接收所述第二时钟信号；所述第一锁存器用于根据所述第二时钟信号，对所述数据信号进行锁存或输出；所述第二锁存器用于根据所述第一时钟信号，对所述数据信号进行锁存或输出；所述检测单元用于检测所述第一锁存器或所述第二锁存器是否处于亚稳态，并基于检测结果向所述切换单元发送控制信号；所述切换单元用于根据所述控制信号，选择输出所...

【技术特征摘要】
1.一种触发器，用于在第一时钟信号的控制下对输入的数据信号进行锁存和输出，其特征在于，包括：第一锁存器、第二锁存器、延迟单元、检测单元、切换单元以及第三锁存器；所述延迟单元，用于将所述第一时钟信号延迟预设时间后得到并输出第二时钟信号；所述第一锁存器的时钟信号输入端与所述延迟单元连接，以接收所述第二时钟信号；所述第一锁存器用于根据所述第二时钟信号，对所述数据信号进行锁存或输出；所述第二锁存器用于根据所述第一时钟信号，对所述数据信号进行锁存或输出；所述检测单元用于检测所述第一锁存器或所述第二锁存器是否处于亚稳态，并基于检测结果向所述切换单元发送控制信号；所述切换单元用于根据所述控制信号，选择输出所述第一锁存器的输出信号或所述第二锁存器的输出信号；所述第三锁存器的数据输入端与所述切换单元的输出端连接，用于根据所述第一时钟信号，对所述切换单元的输出信号进行锁存或输出。2.如权利要求1所述的触发器，其特征在于，所述切换单元在根据所述控制信号，选择输出所述第一锁存器的输出信号或所述第二锁存器的输出信号时，具体用于：所述切换单元在所述检测单元确定所述第一锁存器处于亚稳态时，选择输出所述第二锁存器的输出信号；或者所述切换单元在所述检测单元确定所述第二锁存器处于亚稳态时，选择输出所述第一锁存器的输出信号。3.如权利要求1或2所述的触发器，其特征在于，所述预设时间大于所述第一锁存器的建立时间和保持时间之和，且小于所述第一时钟信号的信号周期。4.如权利要求1～3任一项所述的触发器，其特征在于，所述检测单元在检测所述第一锁存器或所述第二锁存器是否处于亚稳态时，具体用于：所述检测单元检测所述第一锁存器或所述第二锁存器中的检测节点是否处于亚稳态。5.如权利要求4所述的触发器，其特征在于，所述检测单元包括：第一反相器，与所述检测节点连接，用于在所述检测节点的电压大于或等于第一阈值时输出低电平，以及在所述检测节点的电压低于第一阈值时输出高电平；第二反相器，与所述检测节点连接，用于在所述检测节点的电压大于或等于第二阈值时输出低电平，以及在所述检测节点的电压低于第二阈值时输出高电平，所述第二阈值小于所述第一阈值；第一异或门电路，与所述第一反相器和所述第二反相器连接，用于对所述第一反相器的输出信号和所述第二反相器的输出信号进行异或操作，并将异或操作的结果作为所述控制信号输出至所述切换单元。6.如权利要求4或5所述的触发器，其特征在于，所述第一锁存器包括第一钟控反相器、第二钟控反相器和第三反相器；所述第一钟控反相器的输入端输入所述数据信号，所述第一钟控反相器的输出端作为所述检测节点与所述检测单元连接，且与所述第三反相器的输入端连接；所述第三反相器的输出端输出的信号作为所述第一锁存器的输出信号；所述第二钟控反相器的输入端与所述第三反相器的输出端连接，所述第二钟控反相器的输出端与所述第一钟控反相器的输出端连接；其中，所述第一钟控反相器和所述第二钟控反相器在所述第二时钟信号下交替导通。7.如权利要求4或5所述的触发器，其特征在于，所述第一锁存器包括第一钟控反相器、第二钟控反相器和第三反相器；所述第一钟控反相器的输入端输入所述数据信号，所述第一钟控反相器的输出端作为所述检测节点与所述检测单元连接，且与所述第三反相器的输入端连接；所述第三反相器的输出端输出的信号作为所述第一锁存器的输出信号；所述第二钟控反相器的输入端作为所述第一锁存器的反馈端与所述切换单元的输出端连接，所述第二钟控反相器的输出端与所述第一钟控...

【专利技术属性】
技术研发人员：季秉武，赵坦夫，周云明，樊敏，李志彦，王云鹏，
申请(专利权)人：华为技术有限公司，
类型：发明
国别省市：广东,44