反相电路制造技术

本公开涉及反相电路。一种反相器包括半导体衬底。Z

Reversed-phase circuit

【技术实现步骤摘要】
反相电路相关申请的交叉引用本申请要求2018年3月13日提交的法国专利申请第1852165号的优先权，该申请通过引用合并于此。
本公开总的来说涉及诸如反相电路的电子电路。
技术介绍
反相电路或反相器是能够使信号反相的电路。这种电路是包括晶体管的组件。
技术实现思路
本专利技术总的来说涉及电子电路，更具体地，涉及逻辑电路。具体实施例应用于形成反相器。一个实施例提供了一种包括Z2-FET开关的反相器。根据一个实施例，Z2-FET开关的第一栅极耦合至施加第一电位的第一端子。根据一个实施例，Z2-FET开关为N型。根据一个实施例，Z2-FET开关为P型。根据一个实施例，该反相器包括至少两个Z2-FET开关。根据一个实施例，第一开关是N型Z2-FET开关，以及第二开关是P型Z2-FET开关。根据一个实施例，第一开关的阳极耦合至施加第二电位的第二端子且阴极耦合至施加第三电位的第三端子，以及第二开关的阳极耦合至第二端子且阴极耦合至施加第四电位的第四端子。根据一个实施例，第二电位是电源电位。根据一个实施例，第四电位是参考电位。根据一个实施例，参考电位是地。根据一个实施例，每个Z2-FET开关都包括第二栅极。根据一个实施例，第二栅极位于与第一栅极位于其上的表面相对的表面上。根据一个实施例，第二栅极包括N型掺杂部分和P型掺杂部分。根据一个实施例，P型掺杂部分耦合至施加第五正电位的第五端子，以及N型掺杂部分耦合至施加第六负电位的第六端子。根据一个实施例，每个Z2-FET开关都在衬底上包括阳极区、阴极区、将阳极区与阴极区分开的P型掺杂区以及位于P型掺杂区顶部且与P型掺杂区的一部分接触的绝缘栅极区。将在下面结合附图的具体实施例的非限制性描述中详细讨论前述和其他特征以及优点。附图说明图1是示出N型Z2-FET开关的简化截面图；图2是示出P型Z2-FET开关的简化截面图；图3是反相器的一个实施例的电路图；以及图4是反相器的另一个实施例的电路图。具体实施方式在不同的附图中，相同的元件用相同的参考数字表示。为了清楚，仅示出并详细描述有助于理解所述实施例的那些步骤和元件。在下面的描述中，当提及限定绝对位置的术语(诸如术语“前”、“后”、“上”、“下”、“左”、“右”等)或相对位置的术语(诸如术语“上方”、“下方”、“上部”、“下部”等)或限定方向的术语(诸如术语“水平”、“垂直”等)时，其表示附图的方向。本文使用术语“近似”、“基本”和“量级”来指定所述值的正负10％、优选正负5％的公差。在本说明书中，术语“连接”将用于表示直接的电气连接而没有中间电子部件，例如通过导电轨道，而术语“耦合”或术语“链接”将用于表示直接的电气连接(表示“连接”)或者经由一个或多个中间部件(电阻器、电容器等)的连接。图1是示意性示出Z2-FET开关的截面图，更具体地是N型开关IN。在图1中，开关IN更具体为双接地平面(DGP)Z2-FET型开关。开关IN形成在SOI(“绝缘体上硅”)结构的内部和顶部，SOI结构包括半导体层1(当前由硅制成)，半导体层1位于绝缘层3(当前称为BOX(用于“掩埋氧化物”))上，并且绝缘层3位于半导体支撑件5(当前由硅制成)上。半导体支撑件5用作开关IN的背部栅极BG。有源区在层1中界定，并且包括通过中间区11隔开的阳极区AN和阴极区KN(或阳极AN和阴极KN)。阳极区AN为重P型掺杂(P+)，并且位于图1的左手侧。阴极区KN为重N型掺杂(N+)，并且位于图1的右手侧。中间区11为重P型掺杂(P-)区，并且位于阳极区AN和阴极区KN之间。作为一个示例，中间区可以由压缩硅锗制成。背部栅极BG被分为P型掺杂部分BGP和N型掺杂部分BGN。作为变型，背部栅极可以只是P型掺杂。部分BGP位于阳极AN的一侧(在图1的左手侧)，而部分BGN位于阴极KN的一侧。在图1中通过虚线6分开部分BGN和BGP。在层11位于阳极区7侧的部分上形成绝缘栅极。绝缘区包括由多晶硅制成的称为前栅极FGN的栅极区FGN和位于层11的一部分上的绝缘层15。现在将描述N型Z2-FET开关的操作。在操作阶段期间，电位被施加于背部栅极BG。更具体地，部分BGN耦合至施加正电位的端子，而部分BGP耦合至施加负电位的端子。此外，向前栅极FGN施加正电位。为了接通开关IN，向阳极AN施加正电位，然后向前栅极FGN施加处于零电位的脉冲，这使得吸引开关IN的前栅极FGN下方的电子。因此，开关IN处于低阻抗状态，并由此接通。图2是P型Z2-FET开关IP的截面图。图2的开关IP类似于图1的开关IN，因此开关IP包括位于绝缘层3上的半导体层1，绝缘层3本身位于半导体层5上。层1被分为三个区域：阳极区AP、中间区11和阴极区KP。开关IP的背部栅极和前栅极分别用参考符号BG和FGP表示。开关IP和开关IN的区别在于：开关IP的绝缘栅极形成在层11位于阴极区KP侧的部分上(在图2的右手侧)。然后，绝缘栅极仍然包括前栅极FGP和位于部分层11上的绝缘层15。背部栅极分为两部分：一个为N型掺杂(BGN)且一个为P型掺杂(BGP)。现在将描述P型Z2-FET开关IP的操作。在操作阶段期间，背部栅极BG耦合至施加电位的端子。更具体地，部分BGP耦合至施加正电位的端子，并且部分BGN耦合至施加负电位的端子。此外，向前栅极FGP施加零电位。为了接通开关IP，向阴极KP施加零电位，此后向前栅极FGP施加正电位的脉冲，这使得吸引开关IP的前栅极FGP下方的空穴。然后，开关IP处于低阻抗状态，并由此接通。图3是包括N型Z2-FET开关IN和P型Z2-FET开关IP的反相器20的一个实施例的电路图。在图3中，N型和P型Z2-FET开关以二极管的形式来表示，已经添加了与二极管的特定连接。二极管的阳极对应于开关的阳极，并且其阴极对应于开关的阴极。该符号包括表示前栅极FGN以及背部栅极的两个掺杂部分BGN和BGP的连接。表示前栅极FGN的连接位于二极管符号的侧面(在图3中的左手侧)、n型Z2-FET开关的阳极侧和p型Z2-FET开关的阴极侧。表示背部栅极的N型掺杂部分BGN的连接位于阳极侧的二极管符号的侧面(在图3中的右手侧)。表示背部栅极的P型掺杂部分BGP的连接位于阴极侧的二极管符号的侧面(在图3中的右手侧)。此外，为了帮助区分N型Z2-FET开关和P型Z2-FET开关，P型Z2-FET开关的符号在阴极侧包括黑点。在反相器20中，开关IN和IP串联在施加电源电位Vdd的端子和施加参考电位Vss的端子(例如，地)之间。更具体地，开关IN的阳极耦合至(优选地，连接至)施加电位Vdd的端子，并且开关IN的阴极耦合至(优选地，连接至)提供输出电位Vout的输出端子。开关IP的阳极耦合至(优选地，连接至)提供输出电位Vout的输出端子，并且开关IP的阴极耦合至(优选地，连接至)施加参考电位Vss的端子。开关IN和IP的前栅极耦合至(优选地，连接至)施加输入电位Vin的端子。开关IN和IP的背部栅极的N型掺杂部分耦合至(例如，连接至)施加正电位VN的端子。开关IN和IP的背部栅极的P型掺杂部分耦合至(例如，连接至)施加负电位VP的端子。由于开关IP的阴极接收通常为零的参考电位(Vss)，所以输入电位Vin上的正脉冲接本文档来自技高网...

【技术保护点】
1.一种反相器，包括：半导体衬底；Z

【技术特征摘要】
2018.03.13 FR 18521651.一种反相器，包括：半导体衬底；Z2-FET开关，设置在所述半导体衬底的第一表面处；以及又一开关，设置在所述半导体衬底的所述第一表面处，所述又一开关具有在第一参考端子和第二参考端子之间与所述Z2-FET开关的电流路径串联耦合的电流路径。2.根据权利要求1所述的反相器，其中所述Z2-FET开关包括耦合至反相器输入端子的第一栅极。3.根据权利要求1所述的反相器，其中所述Z2-FET开关为N型。4.根据权利要求1所述的反相器，其中所述Z2-FET开关为P型。5.根据权利要求1所述的反相器，其中所述又一开关包括第二Z2-FET开关。6.根据权利要求5所述的反相器，其中所述Z2-FET开关是N型Z2-FET开关，并且所述又一开关是P型Z2-FET开关。7.根据权利要求6所述的反相器，其中所述Z2-FET开关具有耦合至所述第一参考端子的阳极和耦合至反相器输出端子的阴极，并且所述又一开关具有耦合至所述反相器输出端子的阳极和耦合至所述第二参考端子的阴极。8.根据权利要求7所述的反相器，其中所述第一参考端子是电源端子。9.根据权利要求7所述的反相器，其中所述第二参考端子是参考端子。10.根据权利要求9所述的反相器，其中所述参考端子为地。11.根据权利要求5所述的反相器，其中所述Z2-FET开关和所述又一开关均包括第一栅极和第二栅极。12.根据权利要求11所述的反相器，其中所述第一栅极位于所述半导体衬底的上表面上，并且其中所述第二栅极位于所述半导体衬底的下表面上，所述下表面与所述上表面相对。13.根据权利要求11所述的反相器，其中每一个第二栅极都包括N型掺杂部分和P型掺杂部分。14.根据权利要求13所述的反相器，其中对于所述Z2-FET开关和所述又一开关，所述P型掺杂部分耦合至正电位，并且所述N型掺杂部分耦合至负电位。15.根据权利要求1所述的反相器，其中所述Z2-FET开关包括：阳极区；阴极区；P型掺杂区，将所述阳极区与所述阴极区隔开；以及绝缘栅极区，位于所述P型掺杂区的顶部上且与所述P型掺杂区的一部分接触。16.根据权利要求1所述的反相器，其中所述又一开关包括MOSFET。17.一种反相器，包括：N型Z2-FET开关，具有耦合至...

【专利技术属性】
技术研发人员：H·埃尔迪拉尼，P·福特内奥，
申请(专利权)人：意法半导体有限公司，意法半导体克洛尔二公司，
类型：发明
国别省市：法国,FR