用于具有与主机通信的多个组件的DIMM的集线器电路制造技术

描述了一种装置。该装置包括DIMM集线器电路。DIMM集线器电路包括第一总线接口电路、控制电路和第二总线接口电路。第一总线接口电路用于从主机接收报头信息和有效载荷信息。控制电路用于处理报头信息并且识别有效载荷要被传递到目标组件，该目标组件通过第二总线耦合到DIMM集线器电路，第二总线是与第一总线相同类型的总线。第二总线接口电路用于通过第二总线将有效载荷信息发送到目标组件，其中，有效载荷信息用于包括要由目标组件处理的嵌入式报头信息。

Hub Circuit for DIMM with Multiple Components Communicating with Host

【技术实现步骤摘要】
用于具有与主机通信的多个组件的DIMM的集线器电路相关申请的交叉引用本申请根据35U.S.C.119要求享有于2018年3月16日在印度专利局提交的题为“AHUBCIRCUITFORADIMMHAVINGMULTIPLECOMPONENTSTHATCOMMUNICATEWITHAHOST”的印度临时专利申请第201841/009,712号的权益，并且该申请在此通过引用方式整体并入本申请。
本专利技术的领域总体上涉及计算科学，并且更具体地，涉及用于具有与主机通信的多个组件的DIMM的集线器电路。
技术介绍
系统存储器设计者经常寻找改进其设计的性能和/或功能的新方法。遗憾的是，增加的性能/功能通常以需要与更多组件/设备通信为代价，并且需要与越多的组件/设备通信，整体设计的吞吐量越慢。因此，需要创造性架构以便在不损失吞吐量的情况下实现改进的性能和/或功能。附图说明通过以下具体实施方式，结合附图，可以获得对本专利技术的更好理解，其中：图1示出了传统的MIPI总线系统存储器实现方式；图2示出了改进的MIPI总线系统存储器实现方式；图3示出了用于图2的改进的MIPI总线系统存储器实现方式的通信方法；图4示出了用于改进的MIPI总线系统存储器实现方式的改进的通信方法；图5示出了图4的改进的通信方法的另一视角；图6a示出了用于图4的改进的通信方法的第一实施例；图6b示出了用于图4的改进的通信方法的第二实施例；图7示出了写入命令的实施例；图8示出了错误命令的实施例；图9示出了读取命令的实施例；图10示出了读取响应的实施例；图11示出了集线器电路；图12示出了计算机系统。具体实施方式图1示出了插入相应的存储器通道102、103中的双列直插式存储器模块(DIMM)101的传统布置。这里，观察到两个存储器通道102、103中的每个存储器通道分别有四个不同的DIMM101被插入其中。如所观察到的，每个DIMM包括除存储器芯片之外的附加组件。也就是说，每个DIMM还包括电可擦除可编程只读存储器(EEPROM)104、温度传感器105、功率管理集成电路106以及其他可能的组件。集成到存储器通道102、103中的第一高速工业标准数据总线用于向DIMM存储器设备写入信息/从DIMM存储器设备读取信息。例如，高速数据总线可以符合联合电子设备工程委员会(JEDEC)兼容的双数据速率(DDR)总线规范。为了便于绘制，该数据总线未在图1中描绘。用于支持主机107与其他DIMM组件104、105、106之间的通信的第二工业标准数据总线108也被集成到存储器通道102、103中的每个存储器通道中。这里，主机可以是包括多个通用处理核心的、计算机的处理器和系统存储器控制器(也称为主存储器控制器)。该总线108可以符合移动工业处理器接口(MIPI)I3C标准。问题在于MIPII3C总线108通常期望较高的带宽，但是多个DIMM的并行化(每个DIMM有多个组件以多点总线方式被插入总线108中，如图1描绘的)增加了MIPII3C总线108上的容性负载。如本领域所公知的，容性负载用于增加总线电线中的任一个/所有总线电线上的电容，这反过来使得难以通过总线的电线来发送高速信号。图2中描绘的潜在解决方案是在每个DIMM上施加集线器电路209，以减少位于主机207与DIMM201之间的MIPII3C总线208上的负载。这里，在各种实施例中，集线器209确保主机207见到的负载显著地小于所有DIMM的所有组件的负载。这里，集线器209在每个DIMM上的存在本质上将MIPII3C总线分成多个段：1)“主机侧”段208，其包括主机207与DIMM中的每个DIMM上的相应集线器209之间的布线；以及2)每个DIMM上的一个“本地总线”210，其将集线器207的“后侧”耦合到集线器的DIMM上的将通过MIPII3C总线与主机207进行通信的组件204、205、206。在从主机207到DIMM中的特定的一个DIMM上的组件中的特定的一个组件通信的情况下，将不被主机作为目标的DIMM上的集线器中的每个集线器置于高阻抗状态，并且具有被主机207作为目标的组件的DIMM上的集线器充当网关，该网关将来自主机207的通信传递到目标DIMM的本地总线210。根据该方法的第一变体，在图3中描绘的，从主机307发送两个命令321、322，以便实现从主机307到特定DIMM上的特定目标311的通信。第一命令321从主机307发送到DIMM的集线器309，以“选择”集线器309。第二命令322通过DIMM的本地总线从主机307通过集线器309发送到目标311(因此第二命令经过主机侧总线和目标本地总线两者)。在第二命令322的情况下，集线器309本质上表现为闭合的电开关，其将主机的信号重新驱动到目标本地总线上。因此，第二命令322是需要背对背命令序列的从主机307到组件311的实际命令。然而，该方法的问题在于执行两个单独的命令321、322以仅实现从主机307到目标组件311的单次通信所耗费的时间，加上即使耦合到总线的组件符合总线协议规范地运作也会导致的产生的总线混淆。图4以一些细节描绘了该问题。如图3和图4中描绘的，从主机307到集线器309的第一命令321、421以START条件开始，并且以在总线的主机侧部分上向所选择的集线器309广播的STOP条件结束。从主机307到目标组件311的第二命令322、422同样以紧接下来的START条件开始，并且STOP条件在主机侧总线和目标DIMM的本地总线两者上广播。这里，如本领域所理解的，通信的实质部分插入在START条件与STOP条件之间。例如，在第一命令321、421的第一START条件和STOP条件之间，从主机307向集线器309发送消息，向集线器309通知它已经被选择(并且向主机侧总线上的其他集线器通知它们未被选择)。在第二命令322、422的START条件与STOP条件之间，需要整个序列的在主机307与目标组件311之间的通信从主机307传递到组件311(例如，读取命令、写入命令等)。然而，如图4中可见的，与不包括集线器架构(并且仅需要单个命令来完成从主机到任何组件的通信)的名义上的MIPII3C总线相比，该对命令421、422近似使通信开销加倍。因此，即使集线器架构的引入允许将可以应用于总线的时钟频率加倍，增加的速度也会浪费附加的通信开销。除了增加的开销低效率之外，正式的MIPII3C协议允许耦合到MPIPI3C总线的组件将STOP条件的生成解释为意味着已经成功完成整体通信。因此，在STOP条件已经被置于总线上之后，认为总线是“空闲的”(例如，闲置、可用)，这允许其他组件通过总线发起通信。遗憾的是，在图4的通信方法的情况下，直到第一STOP条件433之后才认为整体通信完成。因此，可以想象，耦合到主机侧总线的其他代理(例如，除了未被选择的集线器309之外的集线器中的任何一个)可以尝试以与第二命令321、421的传输冲突或至少延迟第二命令321、421的传输的方式在主机侧总线上发起通信。例如，另一集线器可以紧接在第一STOP条件433之后通过主机侧总线发起通信，这可以中断或延迟第二命令422。图5、图6a和图6b涉及改进的基于集线器的通信本文档来自技高网...

【技术保护点】
1.一种装置，包括：DIMM集线器电路，包括：第一总线接口电路，其用于从主机接收报头信息和有效载荷信息；控制电路，其用于处理所述报头信息并且识别有效载荷要被传递到目标组件，所述目标组件通过第二总线耦合到所述DIMM集线器电路，所述第二总线是与第一总线相同类型的总线；第二总线接口电路，其用于通过所述第二总线将所述有效载荷信息发送到所述目标组件，其中，所述有效载荷信息用于包括要由所述目标组件处理的嵌入式报头信息。

【技术特征摘要】
2018.03.16 IN 201841009712;2018.05.03 US 15/970,631.一种装置，包括：DIMM集线器电路，包括：第一总线接口电路，其用于从主机接收报头信息和有效载荷信息；控制电路，其用于处理所述报头信息并且识别有效载荷要被传递到目标组件，所述目标组件通过第二总线耦合到所述DIMM集线器电路，所述第二总线是与第一总线相同类型的总线；第二总线接口电路，其用于通过所述第二总线将所述有效载荷信息发送到所述目标组件，其中，所述有效载荷信息用于包括要由所述目标组件处理的嵌入式报头信息。2.如权利要求1所述的装置，其中，所述DIMM集线器电路被集成在DIMM串行存在检测电路(SPD)内。3.如权利要求1所述的装置，其中，所述DIMM集线器电路位于DIMM上。4.如权利要求1所述的装置，其中，所述第一总线和所述第二总线是MIPII3C总线。5.如权利要求4所述的装置，其中，所述DIMM集线器电路位于用于耦合到DDR存储器通道的DIMM上。6.如权利要求1所述的装置，其中，如果所述有效载荷信息是针对被指引到所述目标组件的写入请求的，则所述有效载荷信息还包括所述写入请求的写入数据。7.如权利要求1所述的装置，其中，如果所述有效载荷信息包括读取请求，则所述集线器电路用于从所述第二总线接收所请求的读取信息，并且在所述第一总线上重新发送所请求的读取信息。8.如权利要求1所述的装置，其中，所述集线器电路还包括用于存储和转发所述有效载荷信息的存储电路。9.如权利要求1所述的装置，其中，所述集线器电路用于使得所述有效载荷信息紧接在从所述第一总线被接收之后在所述第二总线上被直接重新驱动。10.一种装置，包括：处理器半导体芯片，其包括用于与第一总线相接合的主机侧电路，所述第一总线用于耦合到DIMM上的集线器电路，所述DIMM用于通过存储器通道耦合到所述处理器半导体芯片，所述集线器电路用于在耦合到所述集线器电路的第二总线上将从主机侧发送的通信转发到目标组件，所述第一总线和所述第二总线是...

【专利技术属性】
技术研发人员：R·巴斯卡尔，K·福斯特，G·韦尔吉斯，
申请(专利权)人：英特尔公司，
类型：发明
国别省市：美国,US