一种动态随机存储器数据传输通道制造技术

本发明专利技术公开了一种数据传输通道的结构，特别是动态随机存储器数据传输通道，属于动态随机存储器设计技术领域。提供一种具备有效减小芯片布局面积，防止传输线悬空，便于设定初始值等优点的动态随机存储器数据传输通道。包括多条数据传输线，其特征是每条数据传输线由多个串行连接的双向缓冲器组成，每一组双向缓冲器对应一个存储块；其中串行连接的双向缓冲器由两个缓冲器构成，第一缓冲器的输出连接到第二缓冲器的输出，第二缓冲器的输出连接到第一缓冲器。与传统的串行连接的多个单向缓冲器形成的读写数据通道相比，具有减小芯片布局面积，防止传输线悬空，便于设定初始值等优点。

A Data Transmission Channel for Dynamic Random Memory

【技术实现步骤摘要】
一种动态随机存储器数据传输通道
本专利技术公开了一种数据传输通道的结构，特别是动态随机存储器数据传输通道，属于动态随机存储器设计

技术介绍
动态随机存储器（DRAM），具有多个存储块的区域，这些存储块的区域可以称为存储核心。DRAM读操作的时候，需要将存储核心存储的数据读出并传输到输入输出（DQ）模块，再从DQ驱动数据到外部焊盘；DRAM写操作的时候，需要从外部焊盘输入数据，传输到DQ模块，DQ模块驱动数据到存储核心内。存储核心和DQ之间数据交互，就是通过数据读写数据通道来实现的。数据读写通道，通常是由多组传输线构成。对于双数据速率（DDR）DRAM而言，一般都会采用预取技术。最新的DDR3、DDR4、低功耗DDR3(LPDDR3)、低功耗DDR4(LPDDR4)均支持8比特的预取技术。通过预取技术，可以在不改变存储器架构的情况下，最大化数据传输速率。上述的这些DRAM一次读写的操作过程中，存储核心与数据通道的数据交互比特数为预取比特数与I/O位宽的乘积。以LPDDR3为例，支持32位I/O，8比特预取，所以每次读写过程中存储核心与DQ的数据交互为256比特。每个比特对应一组传输线，一共需要256组传输线。而传统的传输线是由2根单独的数据读(DR)线和数据写(DW)线构成，这种结构增加了芯片的版图面积。
技术实现思路
本专利技术的目的是提供一种具备有效减小芯片布局面积，防止传输线悬空，便于设定初始值等优点的动态随机存储器数据传输通道。本专利技术提供的动态随机存储器数据传输的多路读写数据通道包括多条传输线，每条传输线上有多个串行连接的双向缓冲器和锁存器。每个锁存器沿传输线连接在两个双向缓冲器之间。与传统的串行连接的多个单向缓冲器形成的读写数据通道相比，具有减小芯片布局面积，防止传输线悬空，设定初始值等优点。本专利技术提供了存储器数据传输的多路读写数据通道，包括多条数据传输线。每条数据传输线由多个串行连接的双向缓冲器形成，每一组双向缓冲器对应一个存储块。其中串行连接的双向缓冲器由2个缓冲器构成，第一缓冲器的输出连接到第二缓冲器的输出，第二缓冲器的输出连接到第一缓冲器。数据传输线有读和写两个方向，读方向是从存储阵列将存储单元读出的一比特的数据传输到输入输出块；写方向是将外部焊盘输入的一比特的数据传输到存储阵列。缓冲器一个实例包括与非门，或非门，P沟道金属氧化物半导体场效应晶体管（PMOS）以及N沟道金属氧化物半导体场效应晶体管（NMOS）。输入信号连接到与非门的第一输入，使能信号连接到非门的第二输入，与非门的输出连接到PMOS的栅，输入信号连接到或非门的第一输入，使能信号的反相信号连接到或非门的第二输入，或非门的输出连接到NMOS的栅，PMOS的漏端与NMOS的漏端相互连接并连接到输出信号。缓冲器的另一个实例：包括反相器、第一PMOS、第二PMOS、第一NMOS以及第二NMOS。输入信号连接到反相器的输入，反相器的输出连接到第二PMOS和第一NMOS的栅，使能信号的反相信号连接到第一PMOS的栅端，第一PMOS的漏端与第二PMOS的源端连接，第二PMOS的漏端与第一NMOS的漏端相互连接并连接到输出信号，第一NMOS的源端与第二NMOS的漏端连接，使能信号连接到第二NMOS的栅端。缓冲器可以通过缓冲激活电路激活。缓冲激活电路包括：包括串行连接第一或门、第二或门、第三或门、第四或门、第一缓冲器、第二缓冲器、第三缓冲器、第四缓冲器。第一或门、第二或门、第三或门、第四或门的每个输出分别连接到第一缓冲器、第二缓冲器、第三缓冲器、第四缓冲器，以激活或禁用各自的缓冲器。本专利技术的另一种数据传输线实现方式是由多个串行连接的双向缓冲器形成，每两个双向缓冲器之间有一个锁存器，除此之外与前一个数据通路相同。锁存器包括第一反相器和第二反相器，以及NMOS。一个上电信号被加到NMOS的栅上。NMOS的漏端连接第一反相器的输入端和第二反相器的输出端，产生读写数据信号，用于各个数据读写通道的数据传输线。第一反相器的输出接到第二反相器的输入。锁存器另一个实现方式：包括第一反相器和第二反相器，以及PMOS。上电信号被加到PMOS的栅上。PMOS的源连接第一反相器的输入端和第二反相器的输出端，产生读写数据信号，用于各个数据读写通道的数据传输线。第一反相器的输出接到第二反相器的输入。锁存器另一个实现方式：包括反相器和与非门。上电信号被输入到与非门的第二个输入。反相器的输出被输入到与非门的第一个输入。反相器的输入和与非门的输出连接在一起，产生读写数据信号，应用于各数据读写通道的数据传输线。锁存器另一个实现方式：包括反相器和或非门。上电信号被输入到或非门的第二个输入。反相器的输出被输入到或非门的第一个输入。反相器的输入和或非门的输出连接在一起，产生读写数据信号，应用于各数据读写通道的数据传输线。一种动态随机存储器数据传输通道，包括多条数据传输线，其特征是每条数据传输线由多个串行连接的双向缓冲器组成，每一组双向缓冲器对应一个存储块；其中串行连接的双向缓冲器由两个缓冲器构成，第一缓冲器的输出连接到第二缓冲器的输出，第二缓冲器的输出连接到第一缓冲器。一种动态随机存储器数据传输通道，包括多条数据传输线；其特征是每条数据传输线由多个串行连接的双向缓冲器组成，每两个双向缓冲器之间有一个锁存器，每一个双向缓冲器对应一个存储块。所述的双向缓冲器由两个缓冲器构成，第一缓冲器的输出连接到第二缓冲器的输出，第二缓冲器的输出连接到第一缓冲器的输入。所述的数据传输线有读和写两个方向，读方向是从存储阵列将存储单元读出的一比特的数据传输到输入输出块；写方向是将外部焊盘输入的一比特的数据传输到存储阵列。所述的缓冲器包括与非门，或非门，PMOS以及NMOS。输入信号连接到与非门的第一输入，使能信号连接到非门的第二输入，与非门的输出连接到PMOS的栅，输入信号连接到或非门的第一输入，使能信号的反相信号连接到或非门的第二输入，或非门的输出连接到NMOS的栅，PMOS的漏端与NMOS的漏端相互连接并连接到输出信号。所述的缓冲器包括反相器、第一PMOS、第二PMOS、第一NMOS以及第二NMOS。输入信号连接到反相器的输入，反相器的输出连接到第二PMOS和第一NMOS的栅，使能信号的反相信号连接到第一PMOS的栅端，第一PMOS的漏端与第二PMOS的源端连接，第二PMOS的漏端与第一NMOS的漏端相互连接并连接到输出信号，第一NMOS的源端与第二NMOS的漏端连接，使能信号连接到第二NMOS的栅端。所述的锁存器包括第一反相器和第二反相器，以及NMOS。一个上电信号被加到NMOS的栅上。NMOS的漏端连接第一反相器的输入端和第二反相器的输出端，产生读写数据信号，用于各个数据读写通道的数据传输线。第一反相器的输出接到第二反相器的输入。所述的锁存器还包括第一反相器和第二反相器，以及PMOS。上电信号被加到PMOS的栅上。PMOS的源连接第一反相器的输入端和第二反相器的输出端，产生读写数据信号，用于各个数据读写通道的数据传输线。第一反相器的输出接到第二反相器的输入。所述的的锁存器包括反相器和与非门，上电信号被输入到与非门的第二输入，反相器的输出被输入到与非门的第一输入，反相器的输入和与非门的输本文档来自技高网...

【技术保护点】
1.一种动态随机存储器数据传输通道，包括多条数据传输线，其特征是每条数据传输线由多个串行连接的双向缓冲器组成，每一组双向缓冲器对应一个存储块；其中串行连接的双向缓冲器由两个缓冲器构成，第一缓冲器的输出连接到第二缓冲器的输出，第二缓冲器的输出连接到第一缓冲器。

【技术特征摘要】
1.一种动态随机存储器数据传输通道，包括多条数据传输线，其特征是每条数据传输线由多个串行连接的双向缓冲器组成，每一组双向缓冲器对应一个存储块；其中串行连接的双向缓冲器由两个缓冲器构成，第一缓冲器的输出连接到第二缓冲器的输出，第二缓冲器的输出连接到第一缓冲器。2.一种动态随机存储器数据传输通道，包括多条数据传输线；其特征是每条数据传输线由多个串行连接的双向缓冲器组成，每两个双向缓冲器之间有一个锁存器，每一个双向缓冲器对应一个存储块。3.根据权利要求1或2所述的动态随机存储器数据传输通道，其特征是所述的双向缓冲器由两个缓冲器构成，第一缓冲器的输出连接到第二缓冲器的输出，第二缓冲器的输出连接到第一缓冲器的输入。4.根据权利要求1或2所述的动态随机存储器数据传输通道，其特征是所述的数据传输线有读和写两个方向，读方向是从存储阵列将存储单元读出的一比特的数据传输到输入输出块；写方向是将外部焊盘输入的一比特的数据传输到存储阵列。5.根据权利要求1或2所述的动态随机存储器数据传输通道，其特征是所述的缓冲器包括与非门，或非门，PMOS以及NMOS，输入信号连接到与非门的第一输入，使能信号连接到非门的第二输入，与非门的输出连接到PMOS的栅，输入信号连接到或非门的第一输入，使能信号的反相信号连接到或非门的第二输入，或非门的输出连接到NMOS的栅，PMOS的漏端与NMOS的漏端相互连接并连接到输出信号。6.根据权利要求1或2所述的动态随机存储器数据传输通道，其特征是所述的缓冲器包括反相器、第一PMOS、第二PMOS、第一NMOS以及第二NMOS，输入信号连接到反相器的输入，反相器的输出连接到第二PMOS和第一NMOS的栅，使能信号的反相信号连接到第一PMOS的栅端，第一PMOS的漏端与第二PMOS的源端连接，第二PM...

【专利技术属性】
技术研发人员：吴君，张学渊，朱光伟，
申请(专利权)人：苏州汇峰微电子有限公司，
类型：发明
国别省市：江苏,32