一种翻译器设备制造技术

本发明专利技术提供一种翻译器设备，通过将翻译器芯片插入到存储器组件和外部应用程序之间，将翻译器芯片添加到已完成的DRAM或其他存储器组件中，同时将无源器件添加到翻译器设备的附加衬底上，提高了整体存储器组件的性能，减少了存储器元件的整体系统的引脚数。另外，翻译器设备通过检测有故障的行或列地址线，并用良好的冗余行或列线替代或通过翻译器芯片上提供寄存器来存储替代数据来执行修复，以实现冗余计算或纠错。

A Translator Device

【技术实现步骤摘要】
一种翻译器设备
本专利技术涉及半导体集成领域，特别是一种翻译器设备。
技术介绍
动态随机存取存储器DRAM和闪存Flash存储器技术已发展多年，DRAM和Flash的基本技术基本上保持不变，只是接口随时间变化不断更新，例如快速页面模式(FPM)，扩展数据输出(EDO)，同步DRAM(SDRAM)，双倍数据速率1-4(DDR1，DDR2，DDR3，DDR4)等。图1显示了DRAM的基本架构。外部提供的行地址被解码并导致字线WL的激活，例如，连接到8192个单独的存储单元的门。这将会开始一个感测过程，放大那些微弱的信号，如8192个单独的存储单元，并将它们保存在读出放大器SA中。之后，将通过相同的外部地址线在行地址之后顺序提供列地址。该列地址通过选择WL的子集的列解码器提供，即，例如8192个选定的位的子集。在我们的例子中，1：128解码选择8192个感测位中的64个被转发到次级读出放大器。当今最先进的DRAM技术通常执行所谓的预取，即在内部访问更多的数据，而不是转发到外部引脚。在我们的例子中，我们预取了64位，然后通过一个序列发生器顺序地将其转发到外部I/O驱动器(例如4个16位依次被16个I/O驱动器驱动)。图2显示了典型DRAM架构实现的具体例子。为了最低功耗和最低成本，这种DRAM通常以低成本和低性能的CMOS或类似技术完成。实际的存储单元被分成几个，例如，4个独立的内存块。通过用于外部连接的焊盘行访问DRAM。在大多数标准设计中，如图所示采用中央焊盘排列设计，但也有分布在芯片四周的设计。用于从内部存储器单元到外部焊盘的信号处理的逻辑电路部分位于深内存阵列芯片之外。不幸的是，由于在同一芯片上，这个信号处理电路必须以相同的差的CMOS技术来实现，以折中性能参数，如速度和功耗。图3显示了一个标准FBGA(FineBallGridArray，细间距球栅阵列封装)78(管脚)元件，其中DRAM芯片301面朝下地连接在衬底302材料上。通过线303键合，它通过衬底底部的信号线连接到外部封装球上。其他配置也可能是芯片正面朝上或多个芯片彼此并排或堆叠放置(参见例如图4)。基板实现一个，两个或多个布线层级以将引线键合或以其他方式连接的芯片信号连接到外部封装连接器(通常为焊球)。图5作为例子示出了单层基板的布线。此外，还可以通过在芯片之上提供一个或多个导电布线层的技术在芯片上连接信号。其中一种最先进的技术就是RDL--再分配层技术。图6示出了在芯片上应用单层RDL技术以将芯片焊盘布线和连接到芯片上的不同位置的示例。为了完整起见，我们在图7中列出了JEDEC标准定义的DRAM操作的最重要的信号，这些名称在一些权利要求和其他相关专利中被引用。
技术实现思路
本专利技术的目的是提供一种存储装置，旨在解决提供一种翻译器设备，旨在提高存储器组件的整体性能，减少使用存储器元件的整个系统的引脚数，同时，翻译器设备还执行冗余计算或纠错操作，用于修复有缺陷的存储器芯片位置的冗余计算电路。为了达到上述目的，本专利技术提供一种翻译器设备，其特征在于，所述翻译器设备包括：采用第一技术的翻译器芯片；该翻译器芯片将在其上组装并电连接的衬底；所述翻译器芯片被组装在衬底的任一侧上；所述衬底具有能够连接到存储器组件的第一侧；所述衬底具有能够连接到印刷电路板或另一衬底的第二面。优选地，还包括无源器件，所述无源器件连接到衬底的任一侧，所述无源器件为电容器或电阻器。本专利技术还提供了一种存储器组件，包括：具有标准的JEDEC存储器接口；具有根据上述的翻译器设备，其中所述翻译器芯片的至少一个引脚电连接到所述存储器接口。本专利技术还提供了一种存储器组件，包括：根据上述的翻译器设备；至少一个采用第二技术的存储器芯片。优选地，所述存储器组件具有相关JEDEC标准中定义的地址、命令、数据和时钟信号，并将来自外部应用的至少一个所述地址信号连接到翻译器设备；所述地址信号也连接到存储器芯片。优选地，所述存储器组件具有相关JEDEC标准中定义的地址、命令、数据和时钟信号，并将来自外部应用的至少一个所述地址信号连接到翻译器设备；所述地址信号没有连接到存储器芯片。优选地，所述存储器组件具有相关JEDEC标准中定义的地址、命令、数据和时钟信号，并将来自外部应用的至少一个数据信号连接到翻译器设备；还具有也连接到存储器芯片的相同数据信号。优选地，所述存储器组件具有相关JEDEC标准中定义的地址、命令、数据和时钟信号，并将来自外部应用的至少一个数据信号连接到翻译器设备；另外具有未连接到存储器芯片的相同数据信号。优选地，所述存储器组件具有相关JEDEC标准中定义的地址、命令、数据和时钟信号，以及至少一个来自外部应用的所述时钟信号连接到翻译器设备；另外还有与存储器芯片连接的相同时钟信号。优选地，所述存储器组件具有相关JEDEC标准中定义的地址、命令、数据和时钟信号，以及至少一个来自外部应用的所述时钟信号连接到翻译器设备；另外有相同的时钟信号没有连接到存储器芯片。
技术实现思路
中提供的效果仅仅是实施例的效果，而不是专利技术所有的全部效果，上述技术方案中的一个技术方案具有如下优点或有益效果：本专利技术提供一种翻译器设备，通过将翻译器芯片插入到存储器组件和外部应用程序之间，将翻译器芯片添加到已完成的DRAM或其他存储器组件中，同时将无源器件添加到翻译器设备的附加衬底上，提高了整体存储器组件的性能，减少了存储器元件的整体系统的引脚数。另外，翻译器设备通过检测有故障的行或列地址线，并用良好的冗余行或列线替代或通过翻译器芯片上提供寄存器来存储替代数据来执行修复，以实现冗余计算或纠错。附图说明图1为DRAM的基本架构；图2为典型的DRAM架构实现的具体例子；图3为标准的FBGA78元件；图4为两个管芯的多芯片封装结构图；图5为单层基板的布线图；图6为单层RDL布线图；图7为JEDEC标准定义的DRAM操作的最重要的信号；图8为本专利技术翻译器芯片结构示意图；图9为本专利技术冗余计算电路示意图。具体实施方式为了能清楚说明本方案的技术特点，下面通过具体实施方式，并结合其附图，对本专利技术进行详细阐述。下文的公开提供了许多不同的实施例或例子用来实现本专利技术的不同结构。为了简化本专利技术的公开，下文中对特定例子的部件和设置进行描述。此外，本专利技术可以在不同例子中重复参考数字和/或字母。这种重复是为了简化和清楚的目的，其本身不指示所讨论各种实施例和/或设置之间的关系。应当注意，在附图中所图示的部件不一定按比例绘制。本专利技术省略了对公知组件和处理技术及工艺的描述以避免不必要地限制本专利技术。下面结合附图对本专利技术实施例所提供的一种翻译器设备进行详细说明。在本专利技术中，我们建议将翻译器芯片添加到现有的并完成的DRAM或其他存储器组件以提高其能力。下面我们以使用DRAM设备为例来描述本专利技术。对于半导体领域的任何技术人员而言，很明显将相同或相似的技术应用于其他存储器产品，例如NAND-Flash，NOR-Flash，CBRAM，FERRO-RAM，MRAM等。图3显示了标准窗口BGA封装内具有单个DRAM芯片的标准DRAM组件。市场上有类似的封装，包含多个DRAM芯片，特别是2或4个相同的DRAM芯片。标准组件例如可能是DDR-4DRAM组件。制造完成后，组件将提交一套严本文档来自技高网...

【技术保护点】
1.一种翻译器设备，其特征在于，所述翻译器设备包括：采用第一技术的翻译器芯片；该翻译器芯片将在其上组装并电连接的衬底；所述翻译器芯片被组装在衬底的任一侧上；所述衬底具有能够连接到存储器组件的第一侧；所述衬底具有能够连接到印刷电路板或另一衬底的第二面。

【技术特征摘要】
1.一种翻译器设备，其特征在于，所述翻译器设备包括：采用第一技术的翻译器芯片；该翻译器芯片将在其上组装并电连接的衬底；所述翻译器芯片被组装在衬底的任一侧上；所述衬底具有能够连接到存储器组件的第一侧；所述衬底具有能够连接到印刷电路板或另一衬底的第二面。2.如权利要求1所述的一种翻译器设备，其特征在于，还包括无源器件，所述无源器件连接到衬底的任一侧，所述无源器件为电容器或电阻器。3.一种存储器组件，其特征在于，包括：具有标准的JEDEC存储器接口；具有根据权利要求1所述的翻译器设备，其中所述翻译器芯片的至少一个引脚电连接到所述存储器接口。4.一种存储器组件，其特征在于，包括：根据权利要求1所述的翻译器设备；至少一个采用第二技术的存储器芯片。5.如权利要求4所述的存储器组件，其特征在于，所述存储器组件具有相关JEDEC标准中定义的地址、命令、数据和时钟信号，并将来自外部应用的至少一个所述地址信号连接到翻译器设备；所述地址信号也连接到存储器芯片。6.如权利要求4所述的存储器组件，其特征在于，所述存储器组件具有相关JEDEC标准中定义的地址、命令、数据...

【专利技术属性】
技术研发人员：濮必得，殷和国，赵修金，
申请(专利权)人：济南德欧雅安全技术有限公司，
类型：发明
国别省市：山东,37