输入输出电路制造技术

提供利用更简单的电路构成削减消耗电流的输入输出电路。包含：第一晶体管，其基于输入到输入端子的输入信号以及输入到切换输出的有效、无效的使能端子的使能信号，驱动连接在输出端子与外部电源之间的负荷；第一开关，其设置在输入端子与第一晶体管的控制端子之间并且具备切换输入信号的导通、截止的第一切换端子；以及开关控制部，其基于使能信号控制第一切换端子，开关控制部控制第一切换端子以便在使能信号的逻辑迁移时使第一开关导通规定的期间并使输入信号输入到第一晶体管的控制端子来抑制从第一晶体管流过负荷的电流。

Input and Output Circuits

【技术实现步骤摘要】
输入输出电路
本专利技术涉及输入输出电路，特别是涉及能够施加比输入输出电路部的电源电压高的外部电压，另外具有能够上拉/下拉到外部电压的使用于半导体集成电路的信号接口部的容错功能的输入输出电路。
技术介绍
在半导体集成电路间的信号接口中，有需要与电源电压不同即信号电平不同(例如3V、5V)的半导体集成电路的信号接口的情况。该情况下，作为低电压侧的半导体集成电路的信号接口，一般使用能够施加比电源电压高的外部电源电压，或者具有能够进行上拉/下拉的容错功能的输入输出电路。以往，对于具有容错功能的输入输出电路，例如已知有专利文献1所公开的半导体集成电路装置的输入输出电路。作为专利文献1所公开的半导体集成电路装置的输入输出电路的、双向或者输出三态缓冲电路1具备Pch主Tr(PMOS晶体管)2、Nch主Tr(NMOS晶体管)3以及4、输出PAD5、浮阱充电电路7、具有浮阱的PchTr(PMOS晶体管)9、由具有浮阱的PchTr以及NchTr构成的传输门10、EB－PAD电位判定部21、偏置电压生成部22、电源电位/偏置电压切换电路23、NAND门41、NOR门42以及逆变器IV43，并输入输入信号IN、使能信号EB。上述双向或者输出三态缓冲电路1的EB－PAD电位判定部21与使能信号EB以及输出PAD5连接，基于使能信号EB的信号电平和来自输出PAD5的PAD电位判定电路状态，并将与其判定结果对应的切换信号输出给偏置电压生成部22以及电源电压/偏置电压切换电路23。另一方面，偏置电压生成部22与输出用电源电压VDDIO连接，并将生成的输出电位Vbias输出给电源电压/偏置电压切换电路23。另外，电源电压/偏置电压切换电路23与输出用电源电压VDDIO以及偏置电压生成部22连接，并基于来自EB－PAD电位判定部21的切换信号，将VDDIO电压或者偏置电压Vbias的任意一个输出给PchTr9的栅极。由此，在输出三态缓冲电路1中在禁止状态下PAD电位从L电位或者从H电平被上拉至外部电位VTT。另外，作为其它的具有容错功能的输入输出电路，也已知有专利文献2所公开的输入输出电路。作为专利文献2所公开的输入输出电路的三态输出电路1具有单脉冲产生电路10、OE·PAD电位判定电路20、偏置电路30、浮阱充电电路40、传输门50、两输入NAND电路61、逆变器62、两输入NOR电路63、P－MOS晶体管64以及65、N－MOS晶体管66以及67及电阻68，从输出缓冲器PADo输出从输入端子A输入的输入信号a。对于上述三态输出电路1来说，P－MOS晶体管65基于规定信号驱动输出缓冲器PADo，P－MOS晶体管64控制与P－MOS晶体管65的栅极连接的节点的电位，单脉冲产生电路10在规定信号的信号电平迁移时输出规定时间宽度的脉冲，偏置电路30在输出该脉冲的期间，生成用于控制P－MOS晶体管64的偏置电压，并将该偏置电压施加给P－MOS晶体管64的栅极。由此，在三态输出电路1中迅速地进行上拉，抑制消耗电流的增大。专利文献1：日本特开2005－260587号公报专利文献2：日本特开2006－157081号公报然而，随着近来的集成规模的增大、功能的多样化等，在半导体集成电路中消耗电流的抑制成为首要的课题。在半导体集成电路间的输入输出电路中也不例外，消耗电流的抑制，或者电路规模的抑制成为课题。对于这一点，虽然专利文献1所公开的双向或者输出三态缓冲电路1也以消耗电流的抑制为目的，但需要使用EB－PAD电位判定部21或者偏置电压生成部22、电源电压/偏置电压切换电路23等电路，关于消耗电流的抑制、电路规模的抑制还有改善的余地。另外，虽然专利文献2所公开的三态输出电路1也以消耗电流的削减为目的，但需要使用单脉冲产生电路10、OE·PAD电位判定电路20、偏置电路30、浮阱充电电路40等，关于消耗电流的抑制、电路规模的抑制仍有改善的余地。
技术实现思路
本专利技术是鉴于上述的点而完成的，其目的在于提供利用更简单的电路构成削减消耗电流的输入输出电路。本专利技术所涉及的输入输出电路包含：第一晶体管，其基于输入到输入端子的输入信号以及输入到切换输出的有效、无效的使能端子的使能信号，驱动连接在输出端子与外部电源之间的负荷；第一开关，其设置在上述输入端子与上述第一晶体管的控制端子之间并且具备切换上述输入信号的导通、截止的第一切换端子；以及开关控制部，其基于使能信号控制上述第一切换端子，上述开关控制部控制上述第一切换端子以便在上述使能信号的逻辑迁移时使上述第一开关导通规定的期间并使上述输入信号输入到上述第一晶体管的控制端子来抑制从上述第一晶体管流过上述负荷的电流。根据本专利技术，能够提供利用更简单的电路构成削减了消耗电流的输入输出电路。附图说明图1是表示第一实施方式所涉及的输入输出电路的构成的一个例子的电路图。图2是表示第二实施方式所涉及的输入输出电路的构成的一个例子的电路图。附图标记说明1、1A…输入输出电路，2…PMOS晶体管，3…NMOS晶体管，4…NMOS晶体管，5…NMOS晶体管，6…电阻，11…模拟开关，12…模拟开关，21…模拟开关，30…电路状态判定部，32…输出部，34…延迟部，41…NAND电路，42…NOR电路，43…逆变器，B、C、D、E、pg…节点，a…输入信号，oe…输出使能信号，b、c、d…信号，R1…电阻，Rpd…下拉电阻，C1、C2、C3…电容，C4…寄生电容，A…输入缓冲器，OE…输出使能缓冲器，PAD…输出缓冲器，VDDIO…电源，Vddio…电位。具体实施方式以下，参照附图，对用于实施本专利技术的方式进行详细说明。在以下的实施方式中，例示根据输入信号下拉输出的输入输出电路进行说明。[第一实施方式]参照图1，对本实施方式所涉及的输入输出电路进行说明。如图1所示，本实施方式所涉及的输入输出电路1构成为包含P型的MOS(MetalOxideSemiconductor：金属氧化物半导体)晶体管(以下，称为“PMOS晶体管”)2、N型的MOS晶体管(以下，称为“NMOS晶体管”)3、4、5、模拟开关11、21、否定逻辑积电路(以下，称为“NAND电路”)41、否定逻辑和电路(以下，称为“NOR电路”)42、逆变器43、电阻R1、电容C3以及电阻6。图1中，VDDIO表示本输入输出电路1的高电位侧的电源。在本实施方式所涉及的输入输出电路1中使低电位侧接地(接地电位)，但并不限定于此，也可以使其为负电位的电源。在输入输出电路1中，为了迅速地将VDDIO的电平传至输出的PMOS晶体管2的栅极，控制使控制模拟开关11的PMOS晶体管的栅极电位的NMOS晶体管5为截止状态的时刻。此外，PMOS晶体管2相当于本专利技术所涉及的“第一晶体管”，NMOS晶体管5相当于“第二晶体管”，MOS晶体管的栅极相当于“控制端子”。输入输出电路1具备输入缓冲器A、输出使能缓冲器OE以及输出缓冲器PAD，从输出缓冲器PAD输出与输入到输入缓冲器A的输入信号a对应的输出信号。在输出缓冲器PAD连接有对输出信号进行下拉的下拉电阻Rpd。输出使能缓冲器OE是输入切换输出的有效、无效的信号亦即输出使能信号oe的缓冲器，在本实施方式中，输出使能信号oe在高电平(以下，称为“H”)时启本文档来自技高网...

【技术保护点】
1.一种输入输出电路，其中，包含：第一晶体管，其基于输入到输入端子的输入信号以及输入到切换输出的有效、无效的使能端子的使能信号，来驱动连接在输出端子与外部电源之间的负荷；第一开关，其设置在上述输入端子与上述第一晶体管的控制端子之间并且具备切换上述输入信号的导通、截止的第一切换端子；以及开关控制部，其基于使能信号控制上述第一切换端子，上述开关控制部控制上述第一切换端子，以便在上述使能信号的逻辑迁移时使上述第一开关导通规定的期间并使上述输入信号输入到上述第一晶体管的控制端子来抑制从上述第一晶体管流过上述负荷的电流。

【技术特征摘要】
2017.11.28 JP 2017-2274571.一种输入输出电路，其中，包含：第一晶体管，其基于输入到输入端子的输入信号以及输入到切换输出的有效、无效的使能端子的使能信号，来驱动连接在输出端子与外部电源之间的负荷；第一开关，其设置在上述输入端子与上述第一晶体管的控制端子之间并且具备切换上述输入信号的导通、截止的第一切换端子；以及开关控制部，其基于使能信号控制上述第一切换端子，上述开关控制部控制上述第一切换端子，以便在上述使能信号的逻辑迁移时使上述第一开关导通规定的期间并使上述输入信号输入到上述第一晶体管的控制端子来抑制从上述第一晶体管流过上述负荷的电流。2.根据权利要求1所述的输入输出电路，其中，上述开关控制部具备与上述第一切换端子连接的第二晶体管、以及一端与上述第二晶体管的控制端子连接，另一端与上述使能端子连接的延迟部，根据上述延迟部的延迟时间来决定上述使能信号的逻辑迁移时的上述规定的期间。3.根据权利要求2所述的输入输出电路，其中，上述第一晶体管是P型的MOS晶体管，上述第二晶体管是N型的MOS晶体管，上述第一开关具备连接了各自的漏极与源极的P型的MOS晶体管和N型的MOS晶体管并且上述P型的MOS晶体管的...

【专利技术属性】
技术研发人员：八木胜义，
申请(专利权)人：拉碧斯半导体株式会社，
类型：发明
国别省市：日本,JP