跨多个重定时器设备的链路宽度缩放制造技术

本申请公开跨多个重定时器设备的链路宽度缩放。重定时器的不同宽度(图4，重定时器元件302A‑302D)是使用组合在一起的不同数量的各个重定时器元件开发的。为了保持同步操作，在各个重定时器元件之间提供各种信号以允许各种操作的同步。第一信号是用于事件和操作同步的线或信号。第二组信号形成串行总线，其用于将适当的状态信息和操作校正数据从主重定时器元件传送到从定时器元件。线或信号和串行总线的组合允许每个重定时器元件内的各种状态机和操作被同步，从而使链路的整个宽度被适当地同步。

Link Width Scaling across Multiple Retimer Devices

【技术实现步骤摘要】
跨多个重定时器设备的链路宽度缩放
本领域涉及高速通信设备。
技术介绍
当今，外设部件互连快速(PCIe)链路用于互连许多不同的设备和计算机系统。PCIe链路的一个特性是它们可以具有不同的宽度，诸如一个通道、两个通道、四个通道、八个通道或16个通道。通过使用额外的通道，通信的总数据吞吐量成比例地增加。使用PCIe链路的一个缺点是PCIe链路具有相对有限的长度，因为它们具有高速度和传输它们的材料的各种特性。为了达到更长的距离，已经开发了重定时器(retimer)，以允许PCIe链路的各个通道上的信号被重新定时或重新同步并且然后被重新驱动。这允许有效增加可允许的PCIe链路的长度。由于PCIe链路可以支持各种数量的通道，因此通常使用针对给定宽度的指定设备。例如，16通道PCIe链路使用16通道重定时器设备，而4通道PCIe链路使用4通道重定时器设备。这需要针对PCIe链路使用的每个通道数量使用不同的部件，这导致盘存(inventory)问题等。此外，对于非常宽的重定时器设备，诸如16通道，由特定的重定时器设备产生的热量变得非常大，需要热沉和其他耗散工作。此外，更宽的重定时器设备所需的大空间在空间受限的应用中是有问题的。此外，由于需要将如此多的高速信号，诸如用于16通道重定时器(16通道中的每个的差分发送和接收信号)的64个信号路由到重定时器设备以及从重定时器设备路由如此多的高速信号，所以印刷电路板变得更复杂。
技术实现思路
重定时器的不同宽度是使用组合在一起的不同数量的各个重定时器元件开发的。为了保持同步操作，在各个重定时器元件之间提供各种信号以允许重定时器元件中的各种操作的同步。第一信号是用于事件和操作同步的线或信号。第二组信号形成串行总线，其用于将适当的状态信息和操作校正数据从主重定时器元件传送到从定时器元件。线或信号和串行总线的组合允许每个重定时器元件内的各种状态机和操作被同步，从而使链路的整个宽度被适当地同步，就好像它是由单片重定时器设备完成的一样。通过利用重定时器元件，更少的部件需要被盘存。此外，每个个体重定时器元件具有较低的功耗，并且更容易分布在电路板上，以简化热耗散和信号路由问题。附图说明对于各种示例的详细的描述，现在将参考附图，其中：图1是计算机系统中的重定时器的示例使用的框图。图2是单片重定时器的框图。图3是使用较窄宽度重定时器元件来开发更宽的重定时器的示例的框图。图4是说明使用较窄的重定时器元件开发各种宽度重定时器的框图。图5是图3的多个重定时器元件的更详细的框图。图6是在两个定时器元件之间的通信信号和电路的详细的框图。图7是说明图6的CAL_IN_OUT通信信号的操作的时序图。图8是结合利用图6的CAL_IN_OUT通信信号的状态机的CAL_IN_OUT通信信号的时序图。图9是图6的SCLK和SDIO通信信号的时序图。图10是使用图6的CAL_IN_OUT通信信号的时钟电路的框图。图11是两个重定时器元件和用于控制重定时器元件的各种状态机的框图。图12是在重定时器元件中使用的主状态机。图13是在重定时器元件中使用的去偏斜(de-skew)状态机。图14是串行总线帧。图15是在重定时器元件中使用的RTSM状态机。具体实施方式现在参考图1，示出了重定时器的示例使用。CPU板102通过背板104和I/O板106连接。CPU板102上的CPU108使用PCIe的16个通道作为连接到重定时器设备112的16通道PCIe链路110。重定时器设备112连接到背板104上的连接器114。PCIe链路116的16个通道从重定时器设备112的连接器114穿过(traverse)背板104到连接到I/O板106的连接器118。PCIe链路116的16个通道连接到重定时器120。重定时器120通过16通道PCIe链路124连接到I/OCPU122。由于CPU108和I/OCPU122之间的距离和穿过两个连接器114和118的需要，直接从CPU108到I/OCPU122的PCIe链路会是不可行的。通过利用重定时器设备112和120，减小了每个个体PCIe链路的距离，并且重定时器解决由连接器114和118产生的任何反射问题以及其他信号问题。这允许在更广泛的环境中使用高速PCIe链路，其中各种组件分布在通常由PCIe链路穿过的链路之外。如上所述，通常使用单片重定时器。现在参考图2，说明了16通道宽的单片重定时器202。单片重定时器202连接系统元件1204和系统元件2206。如可以参见图2，系统元件1204和系统元件2206的印刷电路板上的迹线必须被压缩和缩窄以与单片重定时器202一起工作。图3说明了使用可以被堆叠或链接在一起的较窄的重定时器元件以提供更宽的PCIe链路，重定时器元件302A-302D各自处理系统元件1204和系统元件2206之间的四个通道。重定时器元件302A-302D被互连并且如下文所描述的进行操作。由于使用的较小的重定时器元件，因此简化了布线并且还扩散和简化了热耗散。图4说明了使用不同数量的重定时器元件来形成不同宽度PCIe链路。单个重定时器元件302A在系统元件1204和系统元件2206之间形成四通道PCIe链路。两个重定时器元件302A、302B用于形成八通道PCIe链路，而四个重定时器元件302A-302D被一起使用以形成16通道链路。因此，仅使用单个组件开发了不同宽度的PCIe链路，从而减少了盘存问题。现在参考图5，提供了重定时器元件302A-302D的更多细节。由于PCIe链路是双向的，因此每个特定的重定时器元件302A-302D需要包括用于在每个方向上发送和接收信号的规则(provision)。使用重定时器元件302A作为示例，重定时器元件302A包括用于A侧接收器的四个输入和用于A侧发送器的四个输出。此外，重定时器元件302A包含用于B侧接收器的四个输入和用于B侧发送器的四个输出。时钟信号被提供给重定时器元件302A-302D中的每个以提供重定时器元件302A-302D的基本时钟信号。下面提供了关于重定时器元件302A-302D的内部时钟的细节。每个重定时器元件302A-302D包括主引脚。如果主引脚被连接为高，则该特定的重定时器元件作为主元件操作，而如果主引脚与接地关联，则该特定的重定时器元件用作从元件。在图5中，将重定时器元件302A作为主元件连接，并且将重定时器元件302B-302D作为从元件连接。由于每个重定时器元件302A-302D包括必须保持同步以作为适当的16通道PCIe链路操作的各种状态机和操作，所以在四个重定时器元件302A-302D之间连接各种信号。第一信号、CAL_IN_OUT或者校准输入和输出信号(其为校准信号)被用于指示每个特定重定时器元件302A-302D何时完成特定操作并被用于同步下一个状态或操作的开始。CAL_IN_OUT引脚以线或方式连接，使得每个重定时器元件302A-302D可以指示其时序信息。每个重定时器元件302A-302D包括SCLK或串行总线时钟引脚和SDIO或串行数据输入输出引脚。重定时器元件302A-302D中的每个的SCLK和SDIO引脚被连接在一起，其中SDIO引脚以线或方式连接，使得各种重定时器元件302A-302D本文档来自技高网...

【技术保护点】
1.一种处理设备，其包含：给定宽度并包含多个状态机的处理元件，所述多个状态机控制所述处理元件的操作；校准输入/输出，其用于连接到线或校准线；以及串行总线端点，其用于连接到串行总线，所述串行总线包括串行总线时钟和用于提供状态数据的串行数据线，其中所述校准输入/输出接收来自所述多个状态机的指示，并且将指示提供给所述多个状态机，并且所述串行总线端点将指示提供给所述多个状态机，其中所述多个状态机中的至少一些将所述状态机在指定状态下操作的指示提供给所述校准输入/输出，以及其中所述多个状态机中的至少一个基于来自所述校准输入/输出的指示进行转换，并且所述多个状态机中的至少一个基于在所述串行总线上提供的状态数据进行转换。

【技术特征摘要】
2017.12.29 US 15/858,3661.一种处理设备，其包含：给定宽度并包含多个状态机的处理元件，所述多个状态机控制所述处理元件的操作；校准输入/输出，其用于连接到线或校准线；以及串行总线端点，其用于连接到串行总线，所述串行总线包括串行总线时钟和用于提供状态数据的串行数据线，其中所述校准输入/输出接收来自所述多个状态机的指示，并且将指示提供给所述多个状态机，并且所述串行总线端点将指示提供给所述多个状态机，其中所述多个状态机中的至少一些将所述状态机在指定状态下操作的指示提供给所述校准输入/输出，以及其中所述多个状态机中的至少一个基于来自所述校准输入/输出的指示进行转换，并且所述多个状态机中的至少一个基于在所述串行总线上提供的状态数据进行转换。2.根据权利要求1所述的处理设备，其中所述处理元件是主元件，并且其中所述串行总线端点提供所述串行总线时钟和所述串行数据线上的所述状态数据。3.根据权利要求1所述的处理设备，其中所述处理元件是从元件，并且其中所述串行总线端点接收所述串行总线时钟和所述串行数据线上的所述状态数据。4.根据权利要求1所述的处理设备，其中所述处理设备是链路重定时器。5.根据权利要求4所述的处理设备，其中所述串行数据线进一步提供条件数据，并且其中所述处理元件使用所述条件数据来执行操作。6.根据权利要求1所述的处理设备，其中所述串行数据线进一步提供操作校正数据，并且其中所述处理元件使用所述操作校正数据来校正操作。7.根据权利要求1所述的处理设备，其中所述处理元件包括时钟驱动器，所述时钟驱动器提供时钟信号，并且其中所述校准输入/输出同步由所述时钟驱动器提供的所述时钟信号。8.一种处理设备，其包含：第一处理元件，其具有第一给定宽度并且包含多个第一状态机，所述多个第一状态机控制所述第一处理元件的操作，并且所述第一处理元件包括：第一校准输入/输出，其用于连接到线或校准线；以及第一串行总线端点，其用于连接到串行总线，所述串行总线包括串行总线时钟和用于提供状态数据的串行数据线，其中所述第一校准输入/输出接收来自所述多个第一状态机的指示，并且将指示提供给所述多个第一状态机，并且所述第一串行总线端点将指示提供给所述多个第一状态机，其中所述多个第一状态机中的至少一个将所述第一状态机在指定状态下操作的指示提供给所述第一校准输入/输出，以及其中所述多个第一状态机中的至少一个基于来自所述第一校准输入/输出的指示进行转换，并且所述多个第一状态机中的至少一个基于在所述串行总线上提供的状态数据进行转换；以及第二处理元件，其具有第二给定宽度并且包含多个第二状态机，所述多个第二状态机控制所述第二处理元件的操作，并且所述第二处理元件包括：第二校准输入/输出，其用于连接到线或校准线；以及第二串行总线端点，其用于连接到串行总线，所述串行总线包括串行总线时钟和用于提供状态数据的串行数据线，其中所述第二校准输入/输出接收来自所述多个第二状态机的指示，并且将指示提供给所述多个第二状态机，并且所述第二串行总线端点将指示提供给所述多个第二状态机，其中所述多个第二状态机的至少一个将所述第二状态机在指定状态下操作的指示提供给所述第二校准输入/输出，以及其中所述多个第二状态机中的至少一个基于来自所述第二校准输入/输出的指示进行转换，并且所述多个第二状态机中的至少一个基于所述串行总线上提...

【专利技术属性】
技术研发人员：P·梁，C·T·莫里森，
申请(专利权)人：德克萨斯仪器股份有限公司，
类型：发明
国别省市：美国,US