一种用于串行接口的并行数据位宽变换电路制造技术

一种用于串行接口的并行数据位宽变换电路，包括发射端并行数据位宽变换电路和接收端并行数据位宽变换电路。在高速串行接口发射端，数据源根据要求输入10/20/40位的并行数据，经过发射端并行数据位宽变换电路，输出40位的并行数据，供实现并串转换功能的发射机使用。在高速串行接口接收端，实现串并转换功能的接收机恢复出40位的并行数据，经过接收端并行数据位宽变换电路，根据要求输出10/20/40位并行数据，供信号处理电路使用。该并行数据位宽变换电路结构简单，延时较小，易于实现。

A Parallel Data Bit Width Conversion Circuit for Serial Interface

【技术实现步骤摘要】
一种用于串行接口的并行数据位宽变换电路
本专利技术属于集成电路设计
，特别涉及一种用于串行接口的并行数据位宽变换电路。
技术介绍
串行接口在输入端将数据源提供的多路并行数据串化为1路串行数据输出；在接收端将1路串行数据解串为多路并行数据，提供给后续的数字信号处理电路使用。串行接口由于传输数据率高、性能可靠，得到了广泛的应用。目前已有多种串行接口协议，规定了串行数据传输的速度、信号幅度、误码率等指标。在不同串行接口协议、或者同一协议规定的不同数据率下，串行接口电路发送端的并行输入数据位宽/接收端的并行输出数据位宽是不同的。如表1所示，1000Base-X协议的数据位宽为10位(bit)，10GBase-KR协议的数据位宽为40bit，RapidIO协议不同数据率下的位宽为20bit或者40bit。表1几种串行接口协议规定的并行数据位宽协议并行数据位宽(bit)1000Base-X1010GBase-KR40RapidIO(1.25Gbps-6.25Gbps)20RapidIO(10.3125Gbps)40在图1所示的支持多协议、多数据率的串行接口系统中，发射机的并行输入数据位宽和接收机的并行输出数据位宽是固定的，例如为40bit。而发射端中数据源给出的并行数据位宽可能为10bit、20bit、40bit；接收端中信号处理电路接收的并行数据位宽也对应为10bit、20bit、40bit。这样在发射端的数据源和发射机之间需要一个发射端并行数据位宽变换电路，实现10/20/40bit向40bit位宽的变换；在接收端的接收机和信号处理电路之间需要一个接收端并行数据位宽变换电路，实现40bit向10/20/40bit的变换。图2是一种发射端并行数据位宽变换电路的原理图。它对数据源提供的不同位宽的并行输入数据(16/20/32/40bit)进行采样和存储；每当顺序到达输出电路的并行数据满足指定位宽8bit时就输出该并行数据；输出该数据后，后续数据通过移位电路向前补充。该电路本质上是一个先进先出(FIFO)系统，输入并行数据的位宽可变，通过计数等方法，控制输出并行数据为固定位宽。该电路的优点在于并行输入数据的各种位宽之间没有限制，缺点是电路结构较为复杂。
技术实现思路
为了克服上述现有技术的缺点，本专利技术的目的在于提供一种用于串行接口的并行数据位宽变换电路，包括发射端并行数据位宽变换电路和接收端并行数据位宽变换电路，结合表1中所列串行接口系统需要支持的3种并行数据位宽(10/20/40bit)之间满足2倍关系的特点，基于2:1串化器和1:2解串器实现数据位宽变换，从而简化了变换电路的结构，减小了数据变换的延时。为了实现上述目的，本专利技术采用的技术方案是：一种用于串行接口的并行数据位宽变换电路，包括：发射端并行数据位宽变换电路，包括1:2解串器A和1:2解串器B，当输入信号位宽为10bit时，经1:2解串器A和1:2解串器B进行2次1:2解串变换，输出信号位宽变换为40bit；当输入信号位宽为20bit时，经1:2解串器B进行1次1:2解串变换，输出信号位宽变换为40bit；当输入信号位宽为40bit时，则直接输出，输出信号位宽仍为40bit；接收端并行数据位宽变换电路，包括2:1串化器A、2:1串化器B和2:1串化器C，输入信号位宽为40bit，根据协议要求，或者，40bit信号先分别经2:1串化器A和2:1串化器B进行1次2:1串化变换，再经2:1串化器C进行1次2:1串化变换，输出信号位宽变换为10bit；或者，40bit信号先分别经2:1串化器A和2:1串化器B进行1次2:1串化变换，输出信号位宽变换为20bit；40bit信号直接输出，输出信号位宽仍为40bit与现有技术相比，在处理10/20/40bit位宽变换时，本专利技术利用不同位宽之间存在2N(N为正整数)的关系，通过简单的2:1串化器和1:2解串器实现了不同并行数据位宽之间的变换。该电路结构简单，延时小，不影响具有固定并行数据位宽的发射机、接收机的电路结构及工作时序。特别的，只要并行数据的多种位宽之间满足2N(N为正整数)的关系，该电路均可以使用。附图说明图1是串行接口系统进行数据传输的原理图。图2是一种发射端并行数据位宽变换电路的原理图。图3是本专利技术提出的发射端并行数据位宽变换电路的原理图。图4是发射端并行数据位宽变换电路实现40bit输入到40bit输出的数据通路示意图。图5是发射端并行数据位宽变换电路实现20bit输入到40bit输出的数据通路示意图。图6是发射端并行数据位宽变换电路实现10bit输入到40bit输出的数据通路示意图。图7是本专利技术提出的接收端并行数据位宽变换电路的原理图。图8是接收端并行数据位宽变换电路实现40bit输入到40bit输出的数据通路示意图。图9是接收端并行数据位宽变换电路实现40bit输入到20bit输出的数据通路示意图。图10是接收端并行数据位宽变换电路实现40bit输入到10bit输出的数据通路示意图。具体实施方式下面结合附图，对优选实施例作详细说明。应该强调的是，下述说明仅仅是示例性的，而不是为了限制本专利技术的范围及其应用。图3是本专利技术提出的发射端并行数据位宽变换电路的原理图。图中SA10、SB10、SC10、SD10均为位宽为10bit的输入数据。1:2解串器A将1路10bit输入数据SA10解串为数据率减半的2路10bit输出数据SE10和SF10，即实现10bit输入数据到20bit输出数据的1:2解串功能。2路选择器A有2路输入端口AI1和AI2，1路输出端口AO，其位宽均为20bit。输入端口AI1接收SA10和SB10过来的20bit数据，输入端口AI2接收SE10和SF10过来的20bit数据，输出端口AO输出10bitSG10和10bitSH10构成的20bit数据。当选择AI1输入从AO输出时，SA10和SG10对应，SB10和SH10对应。当选择AI2输入从AO输出时，SE10和SG10对应，SF10和SH10对应。1:2解串器B将2路10bit输入数据SG10和SH10解串为数据率减半的4路10bit输出数据SI10、SJ10、SK10、SL10，即实现20bit输入数据到40bit输出数据的1:2解串功能。2路选择器B有2路输入端口BI1和BI2，1路输出端口BO，其位宽均为40bit。输入端口BI1接收SA10、SB10、SC10、SD10过来的40bit数据，输入端口BI2接收SI10、SJ10、SK10、SL10过来的40bit数据，输出端口BO输出10bitSM10、10bitSJN0、10bitSK10、10bitSL10构成的40bit数据。当选择BI1输入从BO输出时，SA10和SM10对应，SB10和SN10对应，SC10和SO10对应，SD10和SP10对应。当选择BI2输入从BO输出时，SI10和SM10对应，SJ10和SN10对应，SK10和SO10对应，SL10和SP10对应。图中省略了各1:2解串器的时钟和各2路选择器的选择端。图4是发射端并行数据位宽变换电路实现40bit输入到40bit输出的数据通路示意图。图中带箭头的实线表示有效数据传输路径，带箭头的虚本文档来自技高网...

【技术保护点】
1.一种用于串行接口的并行数据位宽变换电路，其特征在于，包括：发射端并行数据位宽变换电路，包括1:2解串器A和1:2解串器B，当输入信号位宽为10bit时，经1:2解串器A和1:2解串器B进行2次1:2解串变换，输出信号位宽变换为40bit；当输入信号位宽为20bit时，经1:2解串器B进行1次1:2解串变换，输出信号位宽变换为40bit；当输入信号位宽为40bit时，则直接输出，输出信号位宽仍为40bit；接收端并行数据位宽变换电路，包括2:1串化器A、2:1串化器B和2:1串化器C，输入信号位宽为40bit，根据协议要求，或者，40bit信号先分别经2:1串化器A和2:1串化器B进行1次2:1串化变换，再经2:1串化器C进行1次2:1串化变换，输出信号位宽变换为10bit；或者，40bit信号先分别经2:1串化器A和2:1串化器B进行1次2:1串化变换，输出信号位宽变换为20bit；40bit信号直接输出，输出信号位宽仍为40bit。

【技术特征摘要】
1.一种用于串行接口的并行数据位宽变换电路，其特征在于，包括：发射端并行数据位宽变换电路，包括1:2解串器A和1:2解串器B，当输入信号位宽为10bit时，经1:2解串器A和1:2解串器B进行2次1:2解串变换，输出信号位宽变换为40bit；当输入信号位宽为20bit时，经1:2解串器B进行1次1:2解串变换，输出信号位宽变换为40bit；当输入信号位宽为40bit时，则直接输出，输出信号位宽仍为40bit；接收端并行数据位宽变换电路，包括2:1串化器A、2:1串化器B和2:1串化器C，输入信号位宽为40bit，根据协议要求，或者，40bit信号先分别经2:1串化器A和2:1串化器B进行1次2:1串化变换，再经2:1串化器C进行1次2:1串化变换，输出信号位宽变换为10bit；或者，40bit信号先分别经2:1串化器A和2:1串化器B进行1次2:1串化变换，输出信号位宽变换为20bit；40bit信号直接输出，输出信号位宽仍为40bit。2.根据权利要求1所述用于串行接口的并行数据位宽变换电路，其特征在于，所述发射端并行数据位宽变换电路还包括2路选择器A和2路选择器B，SA10、SB10、SC10、SD10均为位宽为10bit的输入数据，所述1:2解串器A将SA10解串为数据率减半的2路10bit输出数据SE10和SF10，即实现10bit输入数据到20bit输出数据的1:2解串功能；所述2路选择器A有2路输入端口AI1和AI2，1路输出端口AO，其位宽均为20bit，输入端口AI1接收SA10和SB10过来的20bit数据，输入端口AI2接收SE10和SF10过来的20bit数据，输出端口AO输出10bit数据SG10和SH10构成的20bit数据，当选择AI1输入从AO输出时，SA10和SG10对应，SB10和SH10对应，当选择AI2输入从AO输出时，SE10和SG10对应，SF10和SH10对应；所述1:2解串器B将2路10bit输入数据SG10和SH10解串为数据率减半的4路10bit输出数据SI10、SJ10、SK10、SL10，即实现20bit输入数据到...

【专利技术属性】
技术研发人员：王自强，李貌，张春，王志华，
申请(专利权)人：清华大学，
类型：发明
国别省市：北京,11